公开(公告)号：DE112011103350T9

公开(公告)日：2013-10-24

申请号：DE112011103350

申请日：2011-10-03

Applicant: IBM ,  JSR CORP

Inventor： CHARNS LESLIE ,  CUMMINGS JASON E ,  GUILLORN MICHAEL E ,  CHANG JOSEPHINE B ,  HUPKA LUKASZ J ,  KOLI DINESH ,  KONNO TOMOHISA ,  KRISHNAN MAHADEVAIYER ,  LOFARO MICHAEL F ,  NALASKOWSKI JAKUB W ,  NODA MASAHIRO ,  PENIGALAPATI DINESH K ,  YAMANAKA TATSUYA

IPC: H01L21/304 ,  H01L21/336 ,  H01L29/78

Abstract: Ein Verfahren zum Planarisieren weist das Planarisieren eines Halbleiter-Wafers in einem ersten chemisch-mechanischen Polierschritt auf, um Materialüberschuss zu entfernen und eine oberste Schicht so zu planarisieren, dass eine Dicke des Materials der obersten Schicht über darunterliegenden Schichten zurückbleibt. Das Material der obersten Schicht wird in einem zweiten chemisch-mechanischen Polierschritt planarisiert, um die oberste Schicht weiter zu entfernen und darunterliegende Schichten eines zweiten Materials und eines dritten Materials derart freizulegen, dass eine Selektivität des Materials der obersten Schicht zum zweiten Material und zum dritten Material zwischen ungefähr 1:1:1 und ungefähr 2:1:1 liegt, um eine ebene Topografie bereitzustellen.

公开(公告)号：DE102012217482A1

公开(公告)日：2013-04-11

申请号：DE102012217482

申请日：2012-09-26

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GLODDE MARTIN ,  GUILLORN MICHAEL A

IPC: H01L29/775 ,  B82B1/00 ,  B82B3/00 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49 ,  H01L29/78

Abstract: Eine Struktur weist ein Substrat auf, welches eine Kohlenstoff-Nanoröhre (CNT) aufweist, die über einer Fläche des Substrats angeordnet ist. Die CNT ist teilweise innerhalb einer elektrisch isolierenden Schutzschicht angeordnet. Die Struktur weist ferner einen Gate-Stapel auf, welcher über dem Substrat angeordnet ist. Ein erster Abschnitt einer Länge der CNT, der nicht von der elektrisch isolierenden Schutzschicht bedeckt ist, führt durch den Gate-Stapel. Source- und Drain-Kontakte sind in Nachbarschaft zu dem Gate-Stapel angeordnet, wobei zweite und dritte Abschnitte der Länge der CNT, die nicht von der elektrisch isolierenden Schutzschicht bedeckt sind, elektrisch leitfähig mit den Source- und Drain-Kontakten verbunden sind. Der Gate-Stapel und die Source- und Drain-Kontakte sind innerhalb der elektrisch isolierenden Schutzschicht und innerhalb einer elektrisch isolierenden organischen Planarisierungsschicht enthalten, welche über der elektrisch isolierenden Schutzschicht angeordnet ist. Es wird auch ein Verfahren zur Herstellung eines Transistors auf CNT-Basis beschrieben.

公开(公告)号：DE112010005210T5

公开(公告)日：2012-11-15

申请号：DE112010005210

申请日：2010-11-04

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  JOSEPH ERIC ANDREW ,  GUILLORN MICHAEL A

IPC: H01L51/00 ,  H01L51/05

Abstract: Ein Feldeffekttransistor (FET) umfasst eine Drain-Zone, die aus einem ersten Material gebildet ist, eine Source-Zone, die aus dem ersten Material gebildet ist, einen Kanal, der durch eine Nanostruktur gebildet wird, welche die Source- mit der Drain-Zone verbindet, und eine Gate-Zone, welche zwischen der Source- und der Drain-Zone gebildet ist und die Nanostruktur umgibt.