公开(公告)号：DE112011106006B4

公开(公告)日：2021-01-14

申请号：DE112011106006

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  WEBER CORY E ,  KEYS PATRICK H ,  KIM SEIYON ,  HAVERTY MICHAEL G ,  SHANKAR SADASIVAN

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Ein Nanodraht (104A, 104B, 104C)-Halbleiterbauelement, aufweisend:einen über dem Substrat (102) angeordneten Stapel von übereinander angeordneten Nanodrähten (104A, 104B, 104C);ein in jedem Nanodraht (104A, 104B, 104C) des Stapels von Nanodrähten angeordnetes Kanal-Gebiet (106), wobei das jeweilige Kanal-Gebiet (106) eine Länge und einen Umfang hat, der orthogonal zur Länge ist;einen Gateelektrodenstapel (108), der den gesamten Umfang der Kanal-Gebiete (106) umgibt;ein Paar in jedem Nanodraht (104A, 104B, 104C) des Stapels von Nanodrähten angeordnete Source- und Drain-Gebiete (110, 112) auf beiden Seiten des jeweiligen Kanal-Gebiets (106), wobei jedes der Source- und Drain-Gebiete (110,112) einen Umfang hat, der orthogonal zur Länge des Kanal-Gebiets (106) ist;ein Kontaktpaar (114), wobei ein erster Kontakt des Kontaktpaares (114) den Umfang der Source-Gebiete (110) komplett umgibt und ein zweiter Kontakt des Kontaktpaares (114) den Umfang der Drain-Gebiete (112) komplett umgibt;ein Paar Abstandselemente (116), das zwischen dem Gateelektrodenstapel (108) und dem Kontaktpaar (114) angeordnet ist, undein an der Position unterhalb der Abstandselemente (116) vorhandenes Halbleitermaterial (118) in Kontakt mit den Nanodrähten (104A, 104B, 104C) darüber und darunter, derart dass das Halbleitermaterial (118) nicht entlang der Seitenwände der Nanodrähte (104A, 104B, 104C) sondern ausschließlich unmittelbar zwischen den Nanodrähten (104A, 104B, 104C) ausgebildet ist,wobei das Halbleitermaterial Silizium-Germanium ist und die Nanodrähte (104A, 104B, 104C) Silizium-Nanodrähte sind oder umgekehrt das Halbleitermaterial Silizium ist und die Nanodrähte (104A, 104B, 104C) Silizium-Germanium-Nanodrähte sind.

公开(公告)号：DE102019114241A1

公开(公告)日：2020-01-02

申请号：DE102019114241

申请日：2019-05-28

Applicant: INTEL CORP

Inventor： BOMBERGER CORY ,  MURTHY ANAND S ,  CEA STEPHEN M ,  GUHA BISWAJEET ,  BOWONDER ANUPAMA ,  GHANI TAHIR

IPC: H01L27/088 ,  H01L21/336 ,  H01L21/8234 ,  H01L29/78

Abstract: Ausführungsbeispiele der Offenbarung liegen im Bereich der Herstellung fortgeschrittener integrierter Schaltungsstrukturen und insbesondere werden integrierte Schaltungsstrukturen mit Kanalstrukturen mit Teilfinnen-Dotierstoff-Diffusionssperrschichten beschrieben. Bei einem Beispiel umfasst eine integrierte Schaltungsstruktur eine Finne umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt. Der untere Finnenabschnitt umfasst eine Dotierstoff-Diffusionssperrschicht auf einer ersten Halbleiterschicht, die auf einen ersten Leitfähigkeitstyp dotiert ist. Der obere Finnenabschnitt umfasst einen Abschnitt einer zweiten Halbleiterschicht, wobei die zweite Halbleiterschicht auf der Dotierstoff-Diffusionssperrschicht ist. Eine Isolationsstruktur ist entlang von Seitenwänden des unteren Finnenabschnitts. Ein Gate-Stapel ist über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain- Struktur ist an der ersten Seite des Gate- Stapels.

公开(公告)号：DE112015006939T5

公开(公告)日：2018-06-14

申请号：DE112015006939

申请日：2015-09-25

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  MORROW PATRICK ,  CEA STEPHEN M ,  MEHANDRU RISHABH ,  WEBER CORY E

IPC: H01L29/78 ,  H01L21/336

Abstract: [00119] Ausführungsformen der vorliegenden Erfindung betreffen eine Ausbildung von Finnen mit unterschiedlichen aktiven Kanalhöhen in einer Tri-Gate- oder einer Fin-FET-Vorrichtung. In einer Ausführungsform werden mindestens zwei Finnen an einer Vorderseite des Substrats ausgebildet. Eine Gatestruktur erstreckt sich über eine obere Fläche und ein Paar Seitenwände von zumindest einem Teil der Finnen. In einer Ausführungsform wird das Substrat ausgedünnt, um die untere Fläche der Finnen freizulegen. Als nächstes kann eine Rückseitenätzung an jeder Finne durchgeführt werden, um aktive Kanalregionen auszubilden. Die Finnen können in unterschiedlichen Tiefen ausgespart werden, wodurch aktive Kanalregionen mit unterschiedlichen Höhen ausgebildet werden.

公开(公告)号：DE112011106004B4

公开(公告)日：2017-07-13

申请号：DE112011106004

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  KUHN KELIN J ,  GHANI TAHIR ,  MURTHY ANAND S ,  CAPPELLANI ANNALISA ,  CEA STEPHEN M ,  RIOS RAFAEL ,  GLASS GLENN A

IPC: H01L21/8238 ,  B82Y10/00 ,  B82Y40/00 ,  H01L27/092

Abstract: Halbleiterstruktur, umfassend: eine erste Halbleitervorrichtung, umfassend: einen ersten Nanodraht, der über einem Substrat angeordnet ist, wobei der erste Nanodraht einen Mittelpunkt in einem ersten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei die Quellen- und Senkenregionen des ersten Nanodrahtes diskret sind; ein erstes Kontaktpaar, das die diskreten Quellen- und Senkenregionen des ersten Nanodrahtes völlig umgibt; und einen ersten Gate-Elektrodenstapel, der die diskrete Kanalregion des ersten Nanodrahtes völlig umgibt; und eine zweite Halbleitervorrichtung, umfassend: einen zweiten Nanodraht, der über dem Substrat angeordnet ist, wobei der zweite Nanodraht einen Mittelpunkt in einem zweiten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei der erste Abstand von dem zweiten Abstand verschieden ist, wobei die Quellen- und Senkenregionen des zweiten Nanodrahtes diskret sind; ein zweites Kontaktpaar, das die diskreten Quellen- und Senkenregionen des zweiten Nanodrahtes völlig umgibt; und einen zweiten Gate-Elektrodenstapel, der die diskrete Kanalregion des zweiten Nanodrahtes völlig umgibt, wobei der erste Nanodraht im Wesentlichen aus einem Material besteht, das aus der Gruppe ausgewählt ist, die aus ...

公开(公告)号：SG11201602987XA

公开(公告)日：2016-05-30

申请号：SG11201602987X

申请日：2013-12-16

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  KOTLYAR ROZA ,  KENNEL HAROLD W ,  KUHN KELIN J ,  GHANI TAHIR

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：DE112011106031T5

公开(公告)日：2014-09-11

申请号：DE112011106031

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  KIM SEIYON ,  CAPPELLANI ANNALISA

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/78

Abstract: Einaxial gespannte Nanodrahtstrukturen wie beschrieben. Zum Beispiel ein Halbleiterbauelement, das eine Vielzahl von vertikal gestapelten, einaxial gespannten Nanodrähten beinhaltet, die über einem Substrat angeordnet sind. Jeder der einaxial gespannten Nanodrähte umfasst eine diskrete Kanalregion im einaxial gespannten Nanodraht. Die diskrete Kanalregion hat eine Stromflussrichtung entlang der einaxialen Spannung. Quellen- und Senkenregionen sind im Nanodraht an beiden Seiten der diskreten Kanalregion angeordnet. Ein Gate-Elektrodenstapel umgibt die diskreten Kanalregionen vollständig.

公开(公告)号：DE112008001835T5

公开(公告)日：2010-07-22

申请号：DE112008001835

申请日：2008-06-30

Applicant: INTEL CORP

Inventor： RIOS RAFAEL ,  KAVALIEROS JACK T ,  CEA STEPHEN M

IPC: H01L21/336

公开(公告)号：DE102023129321A1

公开(公告)日：2024-09-12

申请号：DE102023129321

申请日：2023-10-25

Applicant: INTEL CORP

Inventor： HUANG CHIAO-TI ,  CHU TAO ,  CHAO ROBIN ,  XU GUOWEI ,  ZHANG FENG ,  GUHA BISWAJEET ,  CEA STEPHEN M

IPC: H01L27/092 ,  H01L21/8238

Abstract: Es wird ein Fertigungsverfahren für Transistoren auf Nanobandbasis und zugehörige Transistoranordnungen, IC-Strukturen und Vorrichtungen offenbart. Ein beispielhaftes Fertigungsverfahren basiert auf dem Strukturieren einer Grundlage, über der ein Übergitter bereitgestellt wird, so dass ein einziges Übergitter verwendet werden kann, um sowohl PMOS- als auch NMOS-Stapel aus Nanobändern auszubilden. Eine beispielhafte IC-Struktur beinhaltet einen Träger, einen NMOS-Stapel aus Nanobändern, die über dem Träger vertikal übereinandergestapelt sind, und einen PMOS-Stapel aus Nanobändern, die über dem Träger vertikal übereinandergestapelt sind, wobei mindestens eines der Nanobänder des NMOS-Stapels in Bezug auf mindestens eines der Nanobänder des PMOS-Stapels vertikal versetzt ist.

公开(公告)号：DE112011105979B4

公开(公告)日：2022-09-15

申请号：DE112011105979

申请日：2011-12-20

Applicant: INTEL CORP

Inventor： CAPPELLANI ANNALISA ,  CEA STEPHEN M ,  GHANI TAHIR ,  GOMEZ HARRY ,  KAVALIEROS JACK T ,  KEYS PATRICK H ,  KIM SEYIYON ,  KUHN KELIN J ,  LILAK AARON D ,  RIOS RAFAEL ,  SAHNI MAYANK

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/762 ,  H01L29/41

Abstract: Halbleiterbauelement aufweisend:einen Halbleiterkörper (102) aus einem ersten Halbleitermaterial, wobei der Halbleiterkörper (102) über einem Halbleitersubstrat (110) angeordnet ist, eine erste Breite hat und ein Kanal-Gebiet (104) und ein Paar aus Source- und Drain-Gebieten (106) auf beiden Seiten des Kanal-Gebiets (104) aufweist;einen Isolierständer (112,114), der zwischen dem Halbleiterkörper (102) und dem Halbleitersubstrat (110) angeordnet und aus einem Oxid eines zweiten Halbleitermaterials gebildet ist, das vom ersten Halbleitermaterial verschieden und zum elektrischen Isolieren von mindestens einem Teil des Halbleiterkörpers (102) vom Halbleitersubstrat (110) geeignet ist, wobei der Isolierständer (112,114) eine zweite Breite hat, die parallel zur ersten Breite liegt und geringer als diese ist;einen Gateelektrodenstapel (108), der zumindest teilweise einen Teil des Kanal-Gebiets des Halbleiterkörpers (102) umschließt; undeine erste dielektrische Schicht (116), die an den Isolierständer (112,114) grenzt und über dem Halbleitersubstrat (110) liegt.

公开(公告)号：DE112011106031B4

公开(公告)日：2018-12-06

申请号：DE112011106031

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  KIM SEIYON ,  CAPPELLANI ANNALISA

IPC: H01L29/78 ,  B82Y10/00 ,  H01L27/092 ,  H01L29/161 ,  H01L29/423

Abstract: Ein Halbleiterbauelement, umfassend:eine Vielzahl vertikal gestapelter, einaxial gespannter Nanodrähte (106), die über einem Substrat (102) angeordnet sind, jeder der einaxial gespannten Nanodrähte umfassend:eine diskrete Kanalregion, die im einaxial gespannten Nanodraht angeordnet ist, wobei die diskrete Kanalregion eine Stromflussrichtung entlang der Richtung der einaxialen Spannung hat, undQuellen- und Senkenregionen (110, 112), die im Nanodraht an beiden Seiten der diskreten Kanalregion angeordnet sind, wobei die Quellen- und Senkenregionen diskret sind; undeinen Gate-Elektrodenstapel (108), der die diskreten Kanalregionen vollständig umgibt;einen ersten Kontakt (114), der die diskreten Quellenregionen vollständig umgibt, undeinen zweiten Kontakt (114), der die diskreten Senkenregionen vollständig umgibt.