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    터널링 전계 효과 트랜지스터들에 대한 오프상태 기생 누설 감소
    1.
    发明公开
    터널링 전계 효과 트랜지스터들에 대한 오프상태 기생 누설 감소 审中-公开
    隧穿场效应晶体管的关态寄生泄漏减少

    公开(公告)号：KR20180021106A

    公开(公告)日：2018-02-28

    申请号：KR20187002082

    申请日：2015-06-27

    Applicant: INTEL CORP

    Inventor： LE VAN H ,  DEWEY GILBERT ,  CHU KUNG BENJAMIN ,  AGRAWAL ASHISH ,  METZ MATTHEW V ,  RACHMADY WILLY ,  FRENCH MARC C ,  KAVALIEROS JACK T ,  RIOS RAFAEL ,  KIM SEIYON ,  SUNG SEUNG HOON ,  GARDNER SANAZ K ,  POWERS JAMES M ,  TAFT SHERRY R

    IPC: H01L29/66 ,  H01L29/10 ,  H01L29/73 ,  H01L29/78

    CPC classification number: H01L29/78 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/785

    Abstract: 방법이기판상의접합영역들사이에디바이스의비-평면도전채널을형성하는단계 - 기판은그 채널밑에차단재료를포함하며, 차단재료는캐리어누설을억제하는성질을포함함 - ; 및그 채널상에게이트스택 - 게이트스택은유전체재료와게이트전극을포함함 - 을형성하는단계를포함한다. 방법이반도체기판상에버퍼재료 - 버퍼재료는기판과상이한격자구조를포함하는반도체재료를포함함 - 를형성하는단계; 버퍼재료상에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를형성하는단계; 및기판상에트랜지스터디바이스를형성하는단계를포함한다. 장치가채널밑에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를포함하는기판상에배치된채널을포함하는트랜지스터디바이스를포함하는, 기판상의비-평면멀티-게이트디바이스를포함한다.

    Abstract translation: 所述方法包括以下步骤：在衬底上的结区之间形成器件的非平面导电沟道，所述衬底在所述沟道下方包括阻挡材料，并且所述阻挡材料包括抑制载流子泄漏的特性; 并且其中沟道上的栅极堆叠栅极堆叠包括电介质材料和栅极电极。 所述方法包括在半导体衬底上形成缓冲材料，所述缓冲材料包括含有不同于所述衬底的晶格结构的半导体材料; 在缓冲材料上形成阻挡材料，阻挡材料包括抑制载流子泄漏的特性; 并在衬底上形成晶体管器件。 所述衬底上的栅极器件包括晶体管器件，所述晶体管器件包括设置在衬底上的沟道，所述衬底包括在所述沟道下方包括阻挡材料的器件和所述阻挡材料， 。

    선택적 산화에 의한 다중-높이 FINFET 디바이스
    2.
    发明公开
    선택적 산화에 의한 다중-높이 FINFET 디바이스 审中-公开
    通过选择性氧化的多高度FINFET器件

    公开(公告)号：KR20180021158A

    公开(公告)日：2018-02-28

    申请号：KR20187002564

    申请日：2015-06-27

    Applicant: INTEL CORP

    Inventor： KIM SEIYON ,  BHIMARASETTI GOPINATH ,  RIOS RAFAEL ,  KAVALIEROS JACK T ,  GHANI TAHIR ,  MURTHY ANAND S ,  MEHANDRU RISHABH

    IPC: H01L29/66 ,  H01L27/12 ,  H01L29/78

    CPC classification number: H01L29/78 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

    Abstract: 기판상에멀티-게이트디바이스의비-평면형도전성채널을형성하는단계 - 채널은기판의표면에서의베이스로부터정의된높이치수를포함함 -; 채널의전체부분보다작은부분을변형시키는단계; 및채널상에게이트스택을형성하는단계 - 게이트스택은유전체재료및 게이트전극을포함함 - 를포함하는방법이개시된다. 도전성부분및 산화된부분을정의하는높이치수를포함하는채널, 및채널상에배치되는게이트스택을포함하는, 기판상의비-평면형멀티-게이트디바이스를포함하고, 게이트스택은유전체재료및 게이트전극을포함하는장치가개시된다.

    Abstract translation: 在所述衬底上形成所述多栅极器件的非平面导电沟道，所述沟道包括在所述衬底的所述表面处从所述基底限定的高度尺寸; 变换比信道的整个部分小的部分; 并且在沟道上形成栅叠层，栅叠层包括介电材料和栅电极。 导电部分和一栅极堆叠设置在通道中的氧化部分，和信道相位，包括高度尺寸，其限定，所述基板的比，平面多包括一个栅极器件中，栅叠层是介电材料和栅极电极 包括该装置的装置被公开。

    ISOLATED TRI-GATE TRANSISTOR FABRICATED ON BULK SUBSTRATE
    5.
    发明申请
    ISOLATED TRI-GATE TRANSISTOR FABRICATED ON BULK SUBSTRATE 审中-公开
    散装基板上制造的隔离式三栅极晶体管

    公开(公告)号：WO2009012053A3

    公开(公告)日：2009-03-12

    申请号：PCT/US2008068855

    申请日：2008-06-30

    Applicant: INTEL CORP ,  RIOS RAFAEL ,  KAVALIEROS JACK T ,  CEA STEPHEN M

    Inventor： RIOS RAFAEL ,  KAVALIEROS JACK T ,  CEA STEPHEN M

    IPC: H01L21/336 ,  H01L21/3205

    CPC classification number: H01L29/66795 ,  H01L29/785

    Abstract: A method of forming an isolated tri-gate semiconductor body comprises patterning a bulk substrate to form a fin structure, depositing an insulating material around the fin structure, recessing the insulating material to expose a portion of the fin structure that will be used for the tri-gate semiconductor body, depositing a nitride cap over the exposed portion of the fin structure to protect the exposed portion of the fin structure, and carrying out a thermal oxidation process to oxidize an unprotected portion of the fin structure below the nitride cap. The oxidized portion of the fin isolates the semiconductor body that is being protected by the nitride cap. The nitride cap may then be removed. The thermal oxidation process may comprise annealing the substrate at a temperature between around 900°C and around 1100°C for a time duration between around 0.5 hours and around 3 hours.

    Abstract translation: 一种形成隔离的三栅极半导体主体的方法包括：图案化体衬底以形成鳍状结构;在鳍状结构周围沉积绝缘材料;使绝缘材料凹陷以暴露将用于三端口的鳍状结构的一部分 在所述鳍结构的暴露部分上沉积氮化物帽以保护所述鳍结构的暴露部分，并且执行热氧化工艺以氧化所述氮化物帽下方的所述鳍结构的未受保护部分。 鳍状物的氧化部分隔离被氮化物帽保护的半导体主体。 然后可以去除氮化物帽。 热氧化工艺可以包括在约900℃和约1100℃之间的温度下退火衬底约0.5小时至约3小时之间的持续时间。

    Halbleiterstruktur und Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur
    7.
    发明专利
    Halbleiterstruktur und Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur 未知

    公开(公告)号：DE112011106004B4

    公开(公告)日：2017-07-13

    申请号：DE112011106004

    申请日：2011-12-23

    Applicant: INTEL CORP

    Inventor： KIM SEIYON ,  KUHN KELIN J ,  GHANI TAHIR ,  MURTHY ANAND S ,  CAPPELLANI ANNALISA ,  CEA STEPHEN M ,  RIOS RAFAEL ,  GLASS GLENN A

    IPC: H01L21/8238 ,  B82Y10/00 ,  B82Y40/00 ,  H01L27/092

    Abstract: Halbleiterstruktur, umfassend: eine erste Halbleitervorrichtung, umfassend: einen ersten Nanodraht, der über einem Substrat angeordnet ist, wobei der erste Nanodraht einen Mittelpunkt in einem ersten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei die Quellen- und Senkenregionen des ersten Nanodrahtes diskret sind; ein erstes Kontaktpaar, das die diskreten Quellen- und Senkenregionen des ersten Nanodrahtes völlig umgibt; und einen ersten Gate-Elektrodenstapel, der die diskrete Kanalregion des ersten Nanodrahtes völlig umgibt; und eine zweite Halbleitervorrichtung, umfassend: einen zweiten Nanodraht, der über dem Substrat angeordnet ist, wobei der zweite Nanodraht einen Mittelpunkt in einem zweiten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei der erste Abstand von dem zweiten Abstand verschieden ist, wobei die Quellen- und Senkenregionen des zweiten Nanodrahtes diskret sind; ein zweites Kontaktpaar, das die diskreten Quellen- und Senkenregionen des zweiten Nanodrahtes völlig umgibt; und einen zweiten Gate-Elektrodenstapel, der die diskrete Kanalregion des zweiten Nanodrahtes völlig umgibt, wobei der erste Nanodraht im Wesentlichen aus einem Material besteht, das aus der Gruppe ausgewählt ist, die aus ...

    Leakage reduction structures for nanowire transistors
    9.
    发明专利
    Leakage reduction structures for nanowire transistors 未知

    公开(公告)号：GB2526463A

    公开(公告)日：2015-11-25

    申请号：GB201514059

    申请日：2013-03-14

    Applicant: INTEL CORP

    Inventor： KIM SEIYON ,  KUHN KELIN J ,  RIOS RAFAEL ,  ARMSTRONG MARK

    IPC: H01L29/78

    Abstract: A nanowire device of the present description may include a highly doped underlayer formed between at least one nanowire transistor and the microelectronic substrate on which the nanowire transistors are formed, wherein the highly doped underlayer may reduce or substantially eliminate leakage and high gate capacitance which can occur at a bottom portion of a gate structure of the nanowire transistors. As the formation of the highly doped underlayer may result in gate inducted drain leakage at an interface between source structures and drain structures of the nanowire transistors, a thin layer of undoped or low doped material may be formed between the highly doped underlayer and the nanowire transistors.

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