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    에피택셜적으로 성장된 소스/드레인 영역들을 갖는 트랜지스터들에서의 저항 감소
    1.
    发明公开
    에피택셜적으로 성장된 소스/드레인 영역들을 갖는 트랜지스터들에서의 저항 감소 审中-公开
    采用外延生长的源极/漏极区域的晶体管的电阻降低

    公开(公告)号：KR20180018506A

    公开(公告)日：2018-02-21

    申请号：KR20177033116

    申请日：2015-06-19

    Applicant: INTEL CORP

    Inventor： MEHANDRU RISHABH ,  MURTHY ANAND S ,  GHANI TAHIR ,  GLASS GLENN A ,  JAMBUNATHAN KARTHIK ,  MA SEAN T ,  WEBER CORY E

    IPC: H01L29/78 ,  H01L21/8238 ,  H01L27/088 ,  H01L29/423 ,  H01L29/775 ,  H01L29/786

    CPC classification number: H01L29/78 ,  H01L27/0886 ,  H01L29/42392 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78618 ,  H01L29/78696

    Abstract: 에피택셜적으로성장된붕소-도핑된실리콘게르마늄(SiGe:B) S/D 영역들을갖는 p-MOS 트랜지스터들에서의저항감소를위한기법들이개시되어있다. 이기법들은트랜지스터의실리콘(Si) 채널영역과 SiGe:B 대체 S/D 영역들사이에성장하는하나이상의계면층을포함할수 있다. 상기하나이상의계면층은다음을포함할수 있다: 붕소-도핑된 Si(Si:B)의단일층; SiGe:B의단일층 - 여기서계면층 내의 Ge 함유량은결과 SiGe:B S/D 영역들내의 Ge 함유량보다작다 -; SiGe:B의그레이딩된층(graded layer) - 여기서합금내의 Ge 함유량은낮은백분율(또는 0%)에서시작하여더 높은백분율로증가된다 -; 또는 SiGe:B의다수의계단식층 - 여기서합금내의 Ge 함유량은각각의계단에서낮은백분율(또는 0%)에서시작하여더 높은백분율로증가된다. 계면층(들)을포함시킴으로써온-상태전류흐름의저항이감소한다.

    Abstract translation: 硼生长外延掺杂syeoljeok硅锗：对于p-MOS晶体管eseoui电阻（硅锗B），有公开的技术与S / d的区域减小。 是这样的方法是在晶体管和硅锗的硅（Si）沟道区域：可以包含生长的B之间替换S / d的区域的至少一个界面层。 该至少一个界面层可以包括：硼掺杂Si（Si：B）的单层; 的SiGe：乙uidan首先 - 在所述表面层中的Ge含量为结果的SiGe：小于在B S / d区Ge含量; 的SiGe：在合金中的B-Ge含量的梯度层（倾斜层）增加，其中较高的百分比，开始在低百分比（或0％）; 或SiGe：多个所述B的级联层 - 其中在合金的Ge含量通过在开始在各个步骤中低百分比（或0％）增加至更高的百分比。 通过包括界面层，导通电流的电阻减小。

    반도체 디바이스의 면적 스케일링을 위한 수직 집적 방식 및 회로 요소 아키텍쳐
    2.
    发明公开
    반도체 디바이스의 면적 스케일링을 위한 수직 집적 방식 및 회로 요소 아키텍쳐 审中-公开
    用于半导体器件面积缩放的垂直集成方法和电路元件结构

    公开(公告)号：KR20180018497A

    公开(公告)日：2018-02-21

    申请号：KR20177032875

    申请日：2015-06-17

    Applicant: INTEL CORP

    Inventor： MEHANDRU RISHABH ,  MORROW PATRICK ,  KUMAR RANJITH ,  WEBER CORY E ,  KIM SEIYON ,  CEA STEPHEN M ,  GHANI TAHIR

    IPC: H01L27/06 ,  H01L21/822 ,  H01L21/8238 ,  H01L29/78

    CPC classification number: H01L29/78 ,  H01L21/8221 ,  H01L21/823821 ,  H01L27/0688

    Abstract: 반도체디바이스의면적스케일링을위한수직집적방식및 회로요소아키텍쳐가설명된다. 한예에서, 인버터구조물은상위영역및 하위영역으로수직으로분리된반도체핀을포함한다. 제1 복수의게이트구조물은반도체핀의상위영역을제어하기위해포함된다. 제2 복수의게이트구조물은반도체핀의하위영역을제어하기위해포함된다. 제2 복수의게이트구조물은제1 복수의게이트구조물의도전형과는반대의도전형을갖는다.

    Abstract translation: 描述了用于半导体器件的面积缩放的垂直集成方案和电路元件体系结构。 在一个示例中，逆变器结构包括垂直分离成上部区域和下部区域的半导体引脚。 包括第一多个栅极结构以控制半导体鳍的上部区域。 包括第二多个栅极结构以控制半导体鳍的子区域。 第二多个栅极结构具有与第一多个栅极结构的导电性相反的导电性。

    Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
    5.
    发明专利
    Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen 未知

    公开(公告)号：DE112015006974T5

    公开(公告)日：2019-01-24

    申请号：DE112015006974

    申请日：2015-09-25

    Applicant: INTEL CORP

    Inventor： WEBER CORY E ,  LILAK AARON D ,  LIAO SZUYA S ,  BUDREVICH AARON A

    IPC: H01L29/78 ,  H01L21/336

    Abstract: Es werden Verfahren und dadurch gebildete Strukturen mit Bezug auf das Dotieren nicht planarer Finnenstrukturen beschrieben. Eine Ausführungsform einer Struktur umfasst ein Substrat, wobei das Substrat Silizium aufweist; eine Finne, die einen ersten Bereich und einen zweiten Bereich aufweist, und eine Dotierstoffsorte, wobei der erste Bereich eine erste Dotierstoffsortenkonzentration aufweist und der zweite Bereich eine zweite Dotierstoffsortenkonzentration aufweist, wobei die erste Dotierstoffsortenkonzentration wesentlich geringer ist als die zweite Dotierstoffsortenkonzentration.

    SOURCE/DRAIN-REGIONEN IN INTEGRIERTE-SCHALTUNG-STRUKTUREN
    6.
    发明专利
    SOURCE/DRAIN-REGIONEN IN INTEGRIERTE-SCHALTUNG-STRUKTUREN 未知

    公开(公告)号：DE102020133251A1

    公开(公告)日：2021-12-09

    申请号：DE102020133251

    申请日：2020-12-13

    Applicant: INTEL CORP

    Inventor： MA SEAN T ,  WEBER CORY E

    IPC: H01L29/78 ,  H01L23/522 ,  H01L23/532 ,  H01L29/06

    Abstract: Hier werden Source/Drain-Regionen in Integrierte-Schaltungs- (IC-) Strukturen sowie zugehörige Verfahren und Komponenten offenbart. Bei einigen Ausführungsbeispielen kann eine IC-Struktur zum Beispiel umfassen: eine Kanalregion, die ein Halbleitermaterial umfasst; und eine Source/Drain-Region an einer Seitenfläche der Kanalregion, wobei die Source/Drain-Region einen Halbleiterabschnitt und ein Kontaktmetall umfasst, und der Halbleiterabschnitt zwischen dem Kontaktmetall und dem Halbleitermaterial ist.

    Halbleitervorrichtung mit metallischen Quellen- und Senkenregionen
    7.
    发明专利
    Halbleitervorrichtung mit metallischen Quellen- und Senkenregionen 未知

    公开(公告)号：DE112011105973T5

    公开(公告)日：2014-09-25

    申请号：DE112011105973

    申请日：2011-12-19

    Applicant: INTEL CORP

    Inventor： GILES MARTIN D ,  CAPPELLANI ANNALISA ,  KABEHIE SANAZ ,  RIOS RAFAEL ,  WEBER CORY E ,  BUDREVICH AARON A

    IPC: H01L29/41 ,  H01L21/336 ,  H01L29/78

    Abstract: Es sind Halbleitervorrichtungen mit metallischen Quellen- und Senkenregionen beschrieben. Eine Halbleitervorrichtung beinhaltet beispielsweise einen Gate-Elektrodenstapel, der über einer halbleitenden Kanalregion eines Substrates angeordnet ist. Metallische Quellen- und Senkenregionen sind über dem Substrat, zu beiden Seiten der halbleitenden Kanalregion, angeordnet. Jede der metallischen Quellen- und Senkenregionen weist ein Profil auf. Eine erste halbleitende Ausdiffusionsregion ist in dem Substrat, zwischen der halbleitenden Kanalregion und der metallischen Quellenregion, angeordnet und ist mit dem Profil der metallischen Quellenregion konform. Eine zweite halbleitende Ausdiffusionsregion ist in dem Substrat, zwischen der halbleitenden Kanalregion und der metallischen Senkenregion, angeordnet und ist mit dem Profil der metallischen Quellenregion konform.

    HYBRIDE TRI-GATE- UND NANODRAHT-CMOS-VORRICHTUNGSARCHITEKTUR
    9.
    发明专利
    HYBRIDE TRI-GATE- UND NANODRAHT-CMOS-VORRICHTUNGSARCHITEKTUR 未知

    公开(公告)号：DE112015006962T5

    公开(公告)日：2018-06-07

    申请号：DE112015006962

    申请日：2015-09-24

    Applicant: INTEL CORP

    Inventor： WEBER CORY E ,  MEHANDRU RISHABH ,  CEA STEPHEN M

    IPC: H01L21/8238

    Abstract: Es werden eine hybride Tri-Gate- und Nanodraht-CMOS-Vorrichtungsarchitektur und Verfahren zur Herstellung von hybrider Tri-Gate- und Nanodraht-CMOS-Vorrichtungsarchitektur beschrieben. Zum Beispiel weist eine Halbleiterstruktur eine Halbleitervorrichtung mit einem ersten Leitfähigkeitstyp auf, die mehrere vertikal gestapelte Nanodrähte aufweist, die über einem Substrat angeordnet sind. Die Halbleiterstruktur weist auch eine Halbleitervorrichtung mit einem zweiten Leitfähigkeitstyp auf, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei die zweite Halbleitervorrichtung eine Halbleiterfinne aufweist, die über dem Substrat angeordnet ist.

    Nanodrahtstrukturen mit Rundumkontakten
    10.
    发明专利
    Nanodrahtstrukturen mit Rundumkontakten 未知

    公开(公告)号：DE112011106006T5

    公开(公告)日：2014-09-11

    申请号：DE112011106006

    申请日：2011-12-23

    Applicant: INTEL CORP

    Inventor： WEBER CORY E ,  KEYS PATRICK H ,  HAVERTY MICHAEL G ,  SHANKAR SADASIVAN ,  CEA STEPHEN M ,  KIM SEIYON

    IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

    Abstract: Nanodrahtstrukturen mit Rundumkontakten werden beschrieben. Beispielsweise schließt ein Nanodraht-Halbleiterbauelement einen über einem Substrat angeordneten Nanodraht ein. Ein Kanal-Gebiet wird im Nanodraht angeordnet. Das Kanal-Gebiet hat eine Länge und einen Umfang orthogonal zur Länge. Ein Gateelektrodenpacket umgibt den gesamten Umfang des Kanal-Gebiets. Ein Paar aus Source- und Drain-Gebieten wird im Nanodraht auf beiden Seiten des Kanal-Gebiets angeordnet. Jedes der Source- und Drain-Gebiete hat einen Umfang, der orthogonal zur Länge des Kanal-Gebiets ist. Ein erster Kontakt umgibt den Umfang des Source-Gebiets komplett. Ein zweiter Kontakt umgibt den Umfang des Drain-Gebiets komplett.

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