公开(公告)号：KR20180021173A

公开(公告)日：2018-02-28

申请号：KR20187002638

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  KAVALIEROS JACK T ,  MURTHY ANAND S ,  GLASS GLENN A ,  JAMBUNATHAN KARTHIK

IPC: H01L29/66 ,  H01L21/8234 ,  H01L21/84 ,  H01L27/088 ,  H01L27/12 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

Abstract: 기판상에비-평면형디바이스의핀을형성하는단계 - 핀은제1 층과제3 층사이에제2 층을포함함 -; 제2 층을유전체재료로대체하는단계; 및핀의채널영역상에게이트스택을형성하는단계를포함하는방법이개시된다. 유전체층상에도전층을포함하는핀, 핀의채널영역에서도전층상에배치되는게이트스택, 및핀에형성되는소스및 드레인을포함하는기판상의제1 멀티-게이트디바이스; 및유전체층에의해분리되는제1 도전층및 제2 도전층을포함하는핀, 핀의채널영역의제1 도전층및 제2 도전층상에배치되는게이트스택, 및핀에형성되는소스및 드레인을포함하는기판상의제2 멀티-게이트디바이스를포함하는장치가개시된다.

Abstract translation: 在衬底上形成非平面器件的引脚，该引脚包括在第一层和第三层之间的第二层; 用电介质材料替换第二层; 并在引脚的沟道区域上形成栅极叠层。 所述衬底上的第一多栅极器件包括鳍，所述鳍包括在所述介电层上的前层，设置在所述鳍的沟道区中的所述导电层上的栅极堆叠以及形成在所述引脚上的源极和漏极; 并且包括由电介质层分离的第一导电层和第二导电层，在鳍的沟道区中设置在第一导电层和第二导电层上的栅极叠层以及形成在所述鳍片上的源极和漏极 公开了一种包括在衬底上的第二多栅器件的装置。

公开(公告)号：KR20180021158A

公开(公告)日：2018-02-28

申请号：KR20187002564

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  BHIMARASETTI GOPINATH ,  RIOS RAFAEL ,  KAVALIEROS JACK T ,  GHANI TAHIR ,  MURTHY ANAND S ,  MEHANDRU RISHABH

IPC: H01L29/66 ,  H01L27/12 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

Abstract: 기판상에멀티-게이트디바이스의비-평면형도전성채널을형성하는단계 - 채널은기판의표면에서의베이스로부터정의된높이치수를포함함 -; 채널의전체부분보다작은부분을변형시키는단계; 및채널상에게이트스택을형성하는단계 - 게이트스택은유전체재료및 게이트전극을포함함 - 를포함하는방법이개시된다. 도전성부분및 산화된부분을정의하는높이치수를포함하는채널, 및채널상에배치되는게이트스택을포함하는, 기판상의비-평면형멀티-게이트디바이스를포함하고, 게이트스택은유전체재료및 게이트전극을포함하는장치가개시된다.

Abstract translation: 在所述衬底上形成所述多栅极器件的非平面导电沟道，所述沟道包括在所述衬底的所述表面处从所述基底限定的高度尺寸; 变换比信道的整个部分小的部分; 并且在沟道上形成栅叠层，栅叠层包括介电材料和栅电极。 导电部分和一栅极堆叠设置在通道中的氧化部分，和信道相位，包括高度尺寸，其限定，所述基板的比，平面多包括一个栅极器件中，栅叠层是介电材料和栅极电极 包括该装置的装置被公开。

公开(公告)号：KR20180021106A

公开(公告)日：2018-02-28

申请号：KR20187002082

申请日：2015-06-27

Applicant: INTEL CORP

Inventor： LE VAN H ,  DEWEY GILBERT ,  CHU KUNG BENJAMIN ,  AGRAWAL ASHISH ,  METZ MATTHEW V ,  RACHMADY WILLY ,  FRENCH MARC C ,  KAVALIEROS JACK T ,  RIOS RAFAEL ,  KIM SEIYON ,  SUNG SEUNG HOON ,  GARDNER SANAZ K ,  POWERS JAMES M ,  TAFT SHERRY R

IPC: H01L29/66 ,  H01L29/10 ,  H01L29/73 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/785

Abstract: 방법이기판상의접합영역들사이에디바이스의비-평면도전채널을형성하는단계 - 기판은그 채널밑에차단재료를포함하며, 차단재료는캐리어누설을억제하는성질을포함함 - ; 및그 채널상에게이트스택 - 게이트스택은유전체재료와게이트전극을포함함 - 을형성하는단계를포함한다. 방법이반도체기판상에버퍼재료 - 버퍼재료는기판과상이한격자구조를포함하는반도체재료를포함함 - 를형성하는단계; 버퍼재료상에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를형성하는단계; 및기판상에트랜지스터디바이스를형성하는단계를포함한다. 장치가채널밑에차단재료 - 차단재료는캐리어누설을억제하는성질을포함함 - 를포함하는기판상에배치된채널을포함하는트랜지스터디바이스를포함하는, 기판상의비-평면멀티-게이트디바이스를포함한다.

Abstract translation: 所述方法包括以下步骤：在衬底上的结区之间形成器件的非平面导电沟道，所述衬底在所述沟道下方包括阻挡材料，并且所述阻挡材料包括抑制载流子泄漏的特性; 并且其中沟道上的栅极堆叠栅极堆叠包括电介质材料和栅极电极。 所述方法包括在半导体衬底上形成缓冲材料，所述缓冲材料包括含有不同于所述衬底的晶格结构的半导体材料; 在缓冲材料上形成阻挡材料，阻挡材料包括抑制载流子泄漏的特性; 并在衬底上形成晶体管器件。 所述衬底上的栅极器件包括晶体管器件，所述晶体管器件包括设置在衬底上的沟道，所述衬底包括在所述沟道下方包括阻挡材料的器件和所述阻挡材料， 。

公开(公告)号：KR20180018497A

公开(公告)日：2018-02-21

申请号：KR20177032875

申请日：2015-06-17

Applicant: INTEL CORP

Inventor： MEHANDRU RISHABH ,  MORROW PATRICK ,  KUMAR RANJITH ,  WEBER CORY E ,  KIM SEIYON ,  CEA STEPHEN M ,  GHANI TAHIR

IPC: H01L27/06 ,  H01L21/822 ,  H01L21/8238 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L21/8221 ,  H01L21/823821 ,  H01L27/0688

Abstract: 반도체디바이스의면적스케일링을위한수직집적방식및 회로요소아키텍쳐가설명된다. 한예에서, 인버터구조물은상위영역및 하위영역으로수직으로분리된반도체핀을포함한다. 제1 복수의게이트구조물은반도체핀의상위영역을제어하기위해포함된다. 제2 복수의게이트구조물은반도체핀의하위영역을제어하기위해포함된다. 제2 복수의게이트구조물은제1 복수의게이트구조물의도전형과는반대의도전형을갖는다.

Abstract translation: 描述了用于半导体器件的面积缩放的垂直集成方案和电路元件体系结构。 在一个示例中，逆变器结构包括垂直分离成上部区域和下部区域的半导体引脚。 包括第一多个栅极结构以控制半导体鳍的上部区域。 包括第二多个栅极结构以控制半导体鳍的子区域。 第二多个栅极结构具有与第一多个栅极结构的导电性相反的导电性。

公开(公告)号：WO2012074872A3

公开(公告)日：2012-10-04

申请号：PCT/US2011062059

申请日：2011-11-23

Applicant: INTEL CORP ,  KUHN KELIN J ,  KIM SEIYON ,  RIOS RAFAEL ,  CEA STEPHEN M ,  GILES MARTIN D ,  CAPPELLANI ANNALISA ,  RAKSHIT TITASH ,  CHANG PETER ,  RACHMADY WILLY

Inventor： KUHN KELIN J ,  KIM SEIYON ,  RIOS RAFAEL ,  CEA STEPHEN M ,  GILES MARTIN D ,  CAPPELLANI ANNALISA ,  RAKSHIT TITASH ,  CHANG PETER ,  RACHMADY WILLY

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  H01L21/76224 ,  H01L27/0922 ,  H01L27/1203 ,  H01L29/0676 ,  H01L29/1033 ,  H01L29/16 ,  H01L29/165 ,  H01L29/41733 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78618 ,  H01L29/78654 ,  H01L29/78684 ,  H01L29/78696

Abstract: Methods of forming microelectronic structures are described. Embodiments of those methods include forming a nanowire device comprising a substrate comprising source/drain structures adjacent to spacers, and nanowire channel structures disposed between the spacers, wherein the nanowire channel structures are vertically stacked above each other.

Abstract translation: 描述形成微电子结构的方法。 这些方法的实施例包括形成纳米线装置，其包括基板，该基板包括与间隔物相邻的源极/漏极结构，以及设置在间隔物之间​​的纳米线通道结构，其中纳米线通道结构在彼此之上垂直堆叠。

公开(公告)号：WO2015097684A2

公开(公告)日：2015-07-02

申请号：PCT/IB2015000218

申请日：2015-02-23

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  KUHN KELIN J

IPC: H01L21/762

CPC classification number: H01L29/785 ,  H01L21/565 ,  H01L29/66795

Abstract: An embodiment concerns selective etching of a structure (e.g., a fin) to form a void with the shape of the original structure. This void then functions as a mold. Flowable dielectric material fills the void to form the same shape as the original structure/mold. Post-processing then occurs (e.g., oxidation build up and annealing) to harden the dielectric in the void. The resulting product is a molded dielectric nanostructure that has the same shape as the original structure but consists of a different material (e.g., dielectric instead of silicon). Other embodiments are described herein.

Abstract translation: 一个实施例涉及结构（例如，鳍状物）的选择性蚀刻以形成具有原始结构形状的空隙。 这个空隙然后作为一个模具。 可流动介电材料填充空隙以形成与原始结构/模具相同的形状。 随后发生后处理（例如，氧化建立和退火）以硬化空隙中的电介质。 所得产品是模制的电介质纳米结构，其具有与原始结构相同的形状但由不同材料（例如，电介质而不是硅）组成。 这里描述了其他实施例。

公开(公告)号：WO2015097684A3

公开(公告)日：2015-10-08

申请号：PCT/IB2015000218

申请日：2015-02-23

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  KUHN KELIN J

IPC: H01L21/762 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/785 ,  H01L21/565 ,  H01L29/66795

Abstract: An embodiment concerns selective etching of a structure (e.g., a fin) to form a void with the shape of the original structure. This void then functions as a mold. Flowable dielectric material fills the void to form the same shape as the original structure/mold. Post-processing then occurs (e.g., oxidation build up and annealing) to harden the dielectric in the void. The resulting product is a molded dielectric nanostructure that has the same shape as the original structure but consists of a different material (e.g., dielectric instead of silicon). Other embodiments are described herein.

Abstract translation: 实施例涉及对结构（例如，翅片）的选择性蚀刻以形成具有原始结构形状的空隙。 该空隙然后用作模具。 可流动介电材料填充空隙以形成与原始结构/模具相同的形状。 然后发生后处理（例如，氧化堆积和退火）以使空隙中的电介质硬化。 所得到的产品是模制的电介质纳米结构，其具有与原始结构相同的形状，但由不同的材料（例如电介质代替硅）构成。 本文描述了其它实施例。

公开(公告)号：WO2014051728A3

公开(公告)日：2014-09-12

申请号：PCT/US2013045217

申请日：2013-06-11

Applicant: INTEL CORP

Inventor： CAPPELLANI ANNALISA ,  PETHE ABHIJIT JAYANT ,  GHANI TAHIR ,  GOMEZ HARRY ,  KIM SEIYON

IPC: H01L29/78 ,  H01L21/20

CPC classification number: H01L29/42392 ,  B82Y10/00 ,  H01L21/30604 ,  H01L21/845 ,  H01L29/0649 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/42356 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78696

Abstract: Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates are described. For example, a semiconductor device includes a semiconductor substrate. An insulating structure is disposed above the semiconductor substrate. A three-dimensional channel region is disposed above the insulating structure. Source and drain regions are disposed on either side of the three-dimensional channel region and on an epitaxial seed layer. The epitaxial seed layer is composed of a semiconductor material different from the three-dimensional channel region and disposed on the insulating structure. A gate electrode stack surrounds the three-dimensional channel region with a portion disposed on the insulating structure and laterally adjacent to the epitaxial seed layer.

Abstract translation: 描述了在全局或局部隔离衬底上形成的应变全栅半导体器件。 例如，半导体器件包括半导体衬底。 绝缘结构设置在半导体衬底上方。 三维沟道区域设置在绝缘结构上方。 源极和漏极区域设置在三维沟道区域的任一侧上以及外延籽晶层上。 外延籽晶层由与三维沟道区不同的半导体材料构成，并设置在绝缘结构上。 栅电极叠层围绕三维沟道区，其中一部分设置在绝缘结构上并且横向邻近外延籽晶层。

公开(公告)号：DE112013006642T5

公开(公告)日：2015-11-05

申请号：DE112013006642

申请日：2013-03-14

Applicant: INTEL CORP

Inventor： KUHN KELIN ,  KIM SEIYON ,  RIOS RAFAEL ,  ARMSTRONG MARK

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine Nanodraht-Vorrichtung nach der vorliegenden Beschreibung kann eine hoch dotierte Unterschicht aufweisen, die zwischen mindestens einem Nanodraht-Transistor und dem Mikroelektronik-Substrat ausgebildet ist, auf dem die Nanodraht-Transistoren ausgebildet sind, wobei die hoch dotierte Unterschicht eine Leckage und hohe Gate-Kapazität verringern oder im Wesentlichen eliminieren kann, die an einem unteren Abschnitt der Gate-Struktur der Nanodraht-Transistoren auftreten können. Da die Ausbildung der hoch dotierten Unterschicht zu einer Gate-induzierten Drain-Leckage an einer Schnittstelle zwischen Source-Strukturen und Drain-Strukturen der Nanodraht-Transistoren führen kann, kann eine dünne Schicht von undotiertem oder niedrig dotiertem Material zwischen der hoch dotierten Unterschicht und den Nanodraht-Transistoren ausgebildet werden.

公开(公告)号：DE112011106023T5

公开(公告)日：2014-09-11

申请号：DE112011106023

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  CAPPELLANI ANNALISA ,  RIOS RAFAEL ,  KIM SEIYON ,  GILES MARTIN D ,  KUHN KELIN J

IPC: H01L21/336 ,  H01L29/78

Abstract: Nanodrahtstrukturen mit nicht diskreten Source- und Drain-Gebieten werden beschrieben. Zum Beispiel umfasst ein Halbleiterbauelement eine Pluralität von vertikal gestapelten Nanodrähten, die über einem Substrat angeordnet sind. Jeder Nanodraht umfasst ein diskretes Kanal-Gebiet, das im Nanodraht verfügbar ist. Ein Gateelektrodenstapel umschließt die Vielzahl der vertikal gestapelten Nanodrähte. Ein Paar aus nicht diskreten Source- und Drain-Gebieten ist auf beiden Seiten der und angrenzend an die diskreten Kanal-Gebiete einer Vielzahl der vertikal gestapelten Nanodrähte angeordnet.