公开(公告)号：DE112010004888B4

公开(公告)日：2019-02-07

申请号：DE112010004888

申请日：2010-11-01

Applicant: INTEL CORP

Inventor： MA QING ,  HU CHUAN ,  MORROW PATRICK

IPC: H01L23/50 ,  H01L23/485 ,  H05K3/46

Abstract: Substrat, das Folgendes umfasst:einen Kern, der eine Anzahl diskreter, amorpher Festkörper-Glasschichten enthält, wobei zwischen den diskreten Glasschichten Bondungsschichten angeordnet sind und wobei der Kern eine erste Fläche und eine gegenüberliegende zweite Fläche aufweist;eine Anzahl Leiter, die sich durch den Kern von der ersten Fläche zu der zweiten Fläche erstrecken;mindestens eine dielektrische Schicht und mindestens eine Metallschicht, die auf der ersten Fläche des Kerns angeordnet sind, wobei die mindestens eine Metallschicht auf der ersten Fläche mit mindestens einem der Leiter elektrisch gekoppelt ist;mindestens eine dielektrische Schicht und mindestens eine Metallschicht, die auf der zweiten Fläche des Kerns angeordnet sind, wobei die mindestens eine Metallschicht auf der zweiten Fläche mit mindestens einem der Leiter elektrisch gekoppelt ist.

公开(公告)号：DE112015006973T5

公开(公告)日：2018-07-12

申请号：DE112015006973

申请日：2015-09-25

Applicant: INTEL CORP

Inventor： MORROW PATRICK ,  MEHANDRU RISHABH ,  LILAK AARON D ,  JUN KIMIN

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/12

Abstract: Eine Einrichtung, die eine Schaltstruktur, die ein Vorrichtungsstratum aufweist, das mehrere Vorrichtungen aufweist, die eine erste Seite und eine gegenüberliegende zweite Seite aufweisen, und eine Metallzwischenverbindung aufweist, die von einer zweiten Seite des Vorrichtungsstratums aus mit mindestens einer der mehreren Vorrichtungen gekoppelt ist. Ein Verfahren, welches das Bilden einer Transistorvorrichtung, die einen Kanal zwischen einer Quelleregion und einer Senkeregion aufweist, und einer Gatterelektrode auf dem Kanal, die eine erste Seite der Vorrichtung definieren, und das Bilden einer Zwischenverbindung zur Quelleregion oder zur Senkeregion von einer zweiten Seite der Vorrichtung aus aufweist.

公开(公告)号：DE112015006963T5

公开(公告)日：2018-06-21

申请号：DE112015006963

申请日：2015-09-25

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  AVCI UYGAR E ,  KENCKE DAVID L ,  MORROW PATRICK ,  FOLEY KERRYANN ,  CEA STEPHEN M ,  MEHANDRU RISHABH

IPC: H01L27/12

Abstract: Techniken und Mechanismen, um für eine Komponente einer integrierten Schaltungsvorrichtung Isolation bereitzustellen. In einer Ausführungsform werden Strukturen einer Schaltungskomponente in oder auf einer ersten Seite eines Halbleitersubstrats ausgebildet, wobei die Strukturen ein erstes dotiertes Gebiet, ein zweites dotiertes Gebiet und ein drittes Gebiet zwischen dem ersten dotierten Gebiet und dem zweiten dotierten Gebiet aufweisen. Im Substrat ist eine Isolationsstruktur ausgebildet, in der Nähe der Schaltungskomponentenstrukturen, die lateral beschränkt ist, um nur teilweise von einer Position unter der Schaltungskomponente in Richtung einer Kante des Substrats zu verlaufen. In einer anderen Ausführungsform wird eine zweite Seite des Substrats gegenüber der ersten Seite durch Ausdünnen freigelegt, um das Substrat von einem Wafer zu bilden. Ein solches Ausdünnen ermöglicht ein nachfolgendes Bearbeiten der Rückseite, um in der zweiten Seite eine Vertiefung zu bilden und die Isolationsstruktur in der Vertiefung abzulagern.

公开(公告)号：AU1470200A

公开(公告)日：2000-06-05

申请号：AU1470200

申请日：1999-11-05

Applicant: INTEL CORP

Inventor： MURTHY ANAND S ,  CHAU ROBERT S ,  MORROW PATRICK ,  JAN CHIA-HONG ,  PACKAN PAUL

IPC: H01L29/78 ,  H01L21/20 ,  H01L21/336 ,  H01L29/08 ,  H01L29/10 ,  H01L29/16 ,  H01L29/161 ,  H01L29/417

Abstract: Microelectronic structures embodying the present invention include a field effect transistor (FET) having highly conductive source/drain extensions. Formation of such highly conductive source/drain extensions includes forming a passivated recess which is back filled by epitaxial deposition of doped material to form the source/drain junctions. The recesses include a laterally extending region that underlies a portion of the gate structure. Such a lateral extension may underlie a sidewall spacer (108) adjacent to the vertical sidewalls of the gate electrode (106), or may extend further into the channel portion of a FET such that the lateral recess underlies the gate electrode portion of the gate structure. In one embodiment the recess is back filled by an in-situ epitaxial deposition of a bilayer of oppositely doped material. In this way, a very abrupt junction is achieved that provides a relatively low resistance source/drain extension and further provides good off-state subthreshold leakage characteristics. Alternative embodiments can be implemented with a back filled recess of a single conductivity type.

公开(公告)号：EP3192101A4

公开(公告)日：2018-05-23

申请号：EP14901471

申请日：2014-09-09

Applicant: INTEL CORP

Inventor： JUN KIMIN ,  DASGUPTA SANSAPTAK ,  LEVANDER ALEJANDRO X ,  MORROW PATRICK

IPC: H01L29/778 ,  H01L21/336 ,  H01L21/762 ,  H01L29/20 ,  H01L29/423

CPC classification number: H01L29/7781 ,  H01L21/76254 ,  H01L29/2003 ,  H01L29/42356 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/66545

Abstract: A multi-gate high electron mobility transistor (HEMT) and its methods of formation are disclosed. The multi-gate HEMT includes a substrate and an adhesion layer on top of the substrate. A channel layer is disposed on top of the adhesion layer, and a first gate electrode is disposed on top of the channel layer. The first gate electrode has a first gate dielectric layer in between the first gate electrode and the channel layer. A second gate electrode is embedded within the substrate and beneath the channel layer. The second gate electrode has a second gate dielectric layer completely surrounding the second gate electrode. A pair of source and drain contacts are disposed on opposite sides of the first gate electrode.

公开(公告)号：EP3155653A4

公开(公告)日：2018-02-21

申请号：EP14894875

申请日：2014-06-16

Applicant: INTEL CORP

Inventor： NELSON DONALD W ,  WEBB M CLAIR ,  MORROW PATRICK ,  JUN KIMIN

IPC: H01L27/06 ,  H01L21/335 ,  H01L29/78

CPC classification number: H01L43/02 ,  H01L21/6835 ,  H01L23/49827 ,  H01L23/522 ,  H01L23/5389 ,  H01L23/66 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L25/0657 ,  H01L27/0694 ,  H01L27/101 ,  H01L27/228 ,  H01L43/08 ,  H01L43/10 ,  H01L43/12 ,  H01L2221/6835 ,  H01L2221/68363 ,  H01L2223/6677 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05568 ,  H01L2224/131 ,  H01L2224/16227 ,  H01L2224/94 ,  H01L2225/06517 ,  H01L2225/06572 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/15787 ,  H01L2924/1579 ,  H01L2224/03 ,  H01L2924/014

Abstract: A method including forming a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein forming ones of the plurality of first interconnects and a plurality of second interconnects includes embedding memory devices therein. An apparatus including a substrate including a plurality of first interconnects and a plurality of second interconnects on opposite sides of an integrated circuit device layer including a plurality of circuit devices, wherein ones of the plurality of first interconnects and a plurality of second interconnects includes memory devices embedded therein.

公开(公告)号：EP3158588A4

公开(公告)日：2018-01-17

申请号：EP14895514

申请日：2014-06-23

Applicant: INTEL CORP

Inventor： JUN KIMIN ,  MORROW PATRICK

IPC: H01L29/775 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L27/105 ,  H01L27/112 ,  H01L29/06 ,  H01L29/40 ,  H01L29/423 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L27/088 ,  H01L21/823475 ,  H01L21/823487 ,  H01L21/823871 ,  H01L21/823885 ,  H01L23/528 ,  H01L27/092 ,  H01L27/105 ,  H01L27/11273 ,  H01L28/00 ,  H01L29/0676 ,  H01L29/401 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827

Abstract: Techniques are disclosed for forming vertical transistor architectures. In accordance with some embodiments, a semiconductor layer is disposed over a lower interconnect layer and patterned into a plurality of vertical semiconductor bodies (e.g., nanowires and/or other three-dimensional semiconductor structures) in a regular, semi-regular, or irregular array, as desired for a given target application or end-use. Thereafter, a gate layer surrounding the active channel portion of each (or some sub-set) of the vertical semiconductor bodies is formed, followed by an upper interconnect layer, in accordance with some embodiments. During processing, a given vertical semiconductor body optionally may be removed and, in accordance with some embodiments, either: (1) blanked to provide a dummy channel; or (2) replaced with an electrically conductive plug to provide a via or other inter-layer routing. Processing can be performed in multiple iterations, for example, to provide multi-level/stacked vertical transistor circuit architectures of any standard and/or custom configuration.

公开(公告)号：EP3084814A4

公开(公告)日：2017-11-01

申请号：EP13899745

申请日：2013-12-18

Applicant: INTEL CORP

Inventor： JUN KIMIN ,  MORROW PATRICK

IPC: H01L27/06 ,  H01L21/8238 ,  H01L21/8258 ,  H01L27/092 ,  H01L29/06 ,  H01L29/08 ,  H01L29/41 ,  H01L29/66 ,  H01L29/775

CPC classification number: H01L29/267 ,  H01L21/823807 ,  H01L21/823885 ,  H01L21/8258 ,  H01L27/0688 ,  H01L27/092 ,  H01L29/0673 ,  H01L29/0692 ,  H01L29/0847 ,  H01L29/36 ,  H01L29/413 ,  H01L29/4175 ,  H01L29/66439 ,  H01L29/775

Abstract: An embodiment includes an apparatus comprising: an N layer comprising an NMOS device having a N channel, source, and drain that are all intersected by a first horizontal axis that is parallel to a substrate; a P layer comprising a PMOS device having a P channel, source, and drain that are all intersected by a second horizontal axis that is parallel to the substrate; a first gate, corresponding to the N channel, which intersects the second horizontal axis; and a second gate, corresponding to the P channel, which intersects the first horizontal axis. Other embodiments are described herein.

公开(公告)号：MY181459A

公开(公告)日：2020-12-22

申请号：MYPI2016704171

申请日：2014-06-16

Applicant: INTEL CORP

Inventor： NELSON DONALD W ,  WEBB M CLAIR ,  MORROW PATRICK ,  JUN KIMIN

IPC: H01L29/78 ,  H01L21/336

Abstract: A method including forming a plurality of first devices and a plurality of first interconnects on a substrate; coupling a second device layer including a plurality of second devices to ones of the plurality of first interconnects, and forming a plurality of second interconnects on the second device layer. An apparatus including a first device layer including a plurality of first circuit devices disposed between a plurality of first interconnects and a plurality of second interconnects and a second device layer including a plurality of second devices juxtaposed and coupled to one of the plurality of first interconnects and the plurality of second interconnects, wherein one of the plurality of first devices and the plurality of second devices include devices having a higher voltage range than the other of the plurality of first devices and the plurality of second devices. Figure 1

公开(公告)号：DE102020103379A1

公开(公告)日：2020-08-13

申请号：DE102020103379

申请日：2020-02-11

Applicant: INTEL CORP

Inventor： LILAK AARON ,  MORROW PATRICK ,  HASAN SAYED

IPC: H01L27/085 ,  H01L21/283 ,  H01L21/336 ,  H01L21/8232 ,  H01L29/423 ,  H01L29/78

Abstract: Eine Mehrfacheingangsvorrichtung ist offenbart. Die Mehrfacheingangsvorrichtung beinhaltet eine Halbleiterstruktur, die sich in einer ersten Richtung erstreckt, ein erstes dielektrisches Material, das einen Teil der Halbleiterstruktur umgibt, ein Floating-Gate auf dem ersten dielektrischen Material und den Teil der Halbleiterstruktur umgebend, und ein zweites dielektrisches Material auf dem Floating-Gate und den Teil der Halbleiterstruktur umgebend. Die Mehrfacheingangsvorrichtung beinhaltet auch mehrere Steuer-Gates auf dem zweiten dielektrischen Material. Wenigstens eines der Steuer-Gates erstreckt sich vertikal von der Halbleiterstruktur weg in einer zweiten Richtung und wenigstens eines der Steuer-Gates erstreckt sich vertikal von der Halbleiterstruktur weg in einer dritten Richtung.