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    PROCEDE DE DETECTION D'UNE ATTAQUE PAR INJECTION DE FAUTE D'UN DISPOSITIF DE MEMOIRE, ET DISPOSITIF DE MEMOIRE CORRESPONDANT
    35.
    发明专利
    PROCEDE DE DETECTION D'UNE ATTAQUE PAR INJECTION DE FAUTE D'UN DISPOSITIF DE MEMOIRE, ET DISPOSITIF DE MEMOIRE CORRESPONDANT 未知

    公开(公告)号：FR2946787A1

    公开(公告)日：2010-12-17

    申请号：FR0954025

    申请日：2009-06-16

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LISART MATHIEU ,  MERCIER JULIEN

    IPC: G11C7/24 ,  G11C16/22 ,  G11C16/26

    Abstract: Le dispositif de mémoire comprend un plan-mémoire (PM) comportant au moins un groupe de cellules-mémoires destinées à stocker au moins un bloc de bits (BL) comportant des bits de données et m bits de parité, et des moyens de détection d'une attaque par injection de faute comportant des moyens de lecture (ML) configurés pour lire chaque bit d'un bloc et des premiers moyens de contrôle (MCL1, CMPP10, CMPP11) configurés pour, lors de la lecture d'un bloc, effectuer un contrôle de parité à partir de la valeur lue de chaque bit de donnée et de la valeur lue de chaque bit de parité, le plan-mémoire (PM) comprend des cellules-mémoires de référence (CELRj) disposées entre certaines au moins des cellules-mémoires dudit groupe de façon à créer des paquets (PQ) séparés de m cellules-mémoires, chaque cellule-mémoire de référence stockant un bit de référence (dj) programmé à une valeur de référence susceptible d'être modifiée lors d'une attaque par injection de faute et chaque paquet de m cellules-mémoires étant destiné à stocker m bits du bloc associés, lorsque m est supérieur à 1, à des parités différentes, et les moyens de détection comprennent en outre des deuxièmes moyens de contrôle configurés pour effectuer lors de la lecture dudit bloc, un contrôle de la valeur de chaque bit de référence.

    DISPOSITIF INTEGRE DE FONCTION PHYSIQUEMENT NON CLONABLE, ET PROCEDE DE REALISATION
    37.
    发明专利
    DISPOSITIF INTEGRE DE FONCTION PHYSIQUEMENT NON CLONABLE, ET PROCEDE DE REALISATION 未知

    公开(公告)号：FR3064435A1

    公开(公告)日：2018-09-28

    申请号：FR1752336

    申请日：2017-03-22

    Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

    Inventor： LISART MATHIEU ,  BIANCHI RAUL ANDRES ,  FROMENT BENOIT

    IPC: H04L9/10

    Abstract: Le dispositif intégré de fonctions physiquement non clonables est basé sur un ensemble de transistors MOS (TR1i, TR2j) présentant une distribution aléatoire de tensions de seuil obtenues par des implantations latérales de dopants présentant des caractéristiques non prédictibles, résultant par exemple d'implantations à travers une couche de polysilicium. Un certain nombre de ces transistors forme un groupe de transistors « témoins » (TR1i) qui vont permettre de définir une tension grille-source moyenne permettant de polariser les grilles de certains autres de ces transistors (TR2j) (qui vont être utilisés pour définir les différents bits du code unique généré par la fonction). Tous ces transistors présentent par conséquent une distribution aléatoire de courants drain-source et la comparaison de chaque courant drain-source (ITRj) d'un transistor (TR2j) associé à un bit du code numérique avec un courant de référence (IRj) correspondant à la moyenne de cette distribution, va permettre de définir la valeur logique 0 ou 1 de ce bit.

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