公开(公告)号：JPWO2014208445A1

公开(公告)日：2017-02-23

申请号：JP2014530438

申请日：2014-06-19

Applicant: 東レ株式会社

Inventor： 康宏 小林

IPC: H01B1/20 ,  C08K3/08 ,  C08K5/17 ,  C08L33/02 ,  C08L63/00 ,  C08L101/00 ,  C09D5/24 ,  C09D7/12 ,  C09D133/08 ,  C09D133/10 ,  C09D201/00 ,  H01B1/02 ,  H01B13/00 ,  H05K3/06

CPC classification number: H01B1/20 ,  C08F220/32 ,  C09D4/00 ,  C09D5/00 ,  C09D5/24 ,  C09D7/40 ,  C09D201/00 ,  G06F3/041 ,  H01B1/22 ,  H03K17/962 ,  H05K1/0346 ,  H05K1/095 ,  H05K1/167 ,  H05K3/1283 ,  H05K2201/0784 ,  H05K2203/171

Abstract: 本発明は、密着性が顕著に高く、かつ比較的低温のキュア条件において導電性を発現する微細な導電パターンを形成することが可能な、導電ペーストを提供することを目的とする。本発明は、導電フィラー(A)、双性イオン化合物(B)及び熱硬化性化合物(C)を含有する、導電ペーストを提供する。

Abstract translation: 本发明的目的在于提供粘连显著更高，并且能够形成在相对低的温度条件下固化，导电浆料表达导电性的微细的导体图案的。 本发明中，导电性填充材料（A），含两性离子化合物（B）和热固性化合物（C），以提供导电性糊剂。

公开(公告)号：WO2014205858A1

公开(公告)日：2014-12-31

申请号：PCT/CN2013/078559

申请日：2013-07-01

Applicant: 深圳市华星光电技术有限公司

Inventor： 柴立

IPC: H01L27/12 ,  H01L21/77 ,  G02F1/1345 ,  G02F1/1343

CPC classification number: H05K3/4644 ,  G02F1/1345 ,  G02F2001/13629 ,  H01L27/124 ,  H05K1/0213 ,  H05K3/06 ,  H05K3/22 ,  H05K3/4038 ,  H05K2201/0338 ,  H05K2201/0784

Abstract: 提供一种阵列基板及其制作方法、平板显示装置。阵列基板的任一扇出引线包括：预定数目的第一金属条状部（221），位于玻璃基板上，沿扇出引线的延伸方向间隔设置；绝缘层（222），覆盖每一第一金属条状部（221），设有第一过孔（2221）和第二过孔（2222）；第二金属条状部（223），位于绝缘层（222）上，通过第一过孔（2221）和第二过孔（2222）与每一第一金属条状部（221）接触；多条扇出引线的第一金属条状部（221）的长度沿扇形的中心向边缘的方向逐渐递增以使各扇出引线的阻抗保持一致。

公开(公告)号：WO2012039269A1

公开(公告)日：2012-03-29

申请号：PCT/JP2011/070096

申请日：2011-08-30

Applicant: 日本電気株式会社 ,  柏倉 和弘

Inventor： 柏倉　和弘

IPC: H05K1/02

CPC classification number: H05K1/18 ,  H05K1/0265 ,  H05K2201/0784 ,  H05K2201/0969 ,  H05K2201/0979

Abstract: 電源と、複数のＬＳＩと、電源からＬＳＩに給電を行うための平面状の電源配線を有するプリント配線基板である。電源配線に間隙を形成することにより、電源からＬＳＩに向かう電流経路を形成する複数の部分配線パターンを設けた。

Abstract translation: 提供了具有电源，多个LSI以及用于从电源向LSI供电的平面电源布线的印刷电路板。 通过在电源布线中形成间隙，提供形成从电源到LSI的电流路径的多个局部布线图案。

公开(公告)号：US20140326495A1

公开(公告)日：2014-11-06

申请号：US14240960

申请日：2012-08-27

Applicant: Jose Ricardo Paniagua

Inventor： Jose Ricardo Paniagua

IPC: H05K1/11 ,  H05K3/42 ,  H05K3/10 ,  H05K3/00

CPC classification number: H05K1/116 ,  G06F17/5081 ,  G06F2217/82 ,  H05K1/0225 ,  H05K1/0245 ,  H05K1/0251 ,  H05K3/0005 ,  H05K3/0047 ,  H05K3/10 ,  H05K3/42 ,  H05K2201/0784 ,  H05K2201/09372 ,  H05K2201/095 ,  H05K2201/09718 ,  H05K2201/09727 ,  H05K2203/0207 ,  H05K2203/0242 ,  Y10T29/49165

Abstract: A printed circuit board for carrying high frequency signals. Conducting structures of the printed circuit board are shaped within breakout regions to limit impedance discontinuities in the signal paths between vias and conductive traces within the printed circuit board. Values of parameters of traces or anti-pads, for example, may be adjusted to provide a desired impedance. The specific values selected as part of designing a printed circuit board may match the impedance of the breakout region to that of the via. The parameters for which values are selected may include the trace width, thickness, spacing, length over an anti-pad or angle of exit from the breakout region.

Abstract translation: 用于承载高频信号的印刷电路板。 印刷电路板的导电结构在突出区域内成形，以限制印刷电路板内的通孔和导电迹线之间的信号路径中的阻抗不连续性。 痕迹或抗焊盘参数的值可以被调整以提供所需的阻抗。 选择作为设计印刷电路板的一部分的具体值可以将突破区域的阻抗与通孔的阻抗匹配。 选择值的参数可以包括迹线宽度，厚度，间隔，防焊盘上的长度或从断裂区域的出口角度。

公开(公告)号：US20140009898A1

公开(公告)日：2014-01-09

申请号：US14010631

申请日：2013-08-27

Applicant: Fujikura Ltd

Inventor： Satoshi YAMAMOTO

IPC: H05K1/11

CPC classification number: H05K1/116 ,  H01L23/49827 ,  H01L23/49838 ,  H01L2224/16225 ,  H01L2924/1461 ,  H05K1/0272 ,  H05K1/115 ,  H05K3/002 ,  H05K3/101 ,  H05K2201/0784 ,  H05K2201/09836 ,  H05K2201/09845 ,  H05K2201/10378 ,  H05K2203/107 ,  H05K2203/128 ,  H01L2924/00

Abstract: An interposer substrate of the invention includes: a single substrate having a first main surface and a second main surface; a plurality of through-hole interconnections having at least a first portion formed so as to extend in a direction different from the thickness direction of the substrate, a second portion constituting one of end portions of a through-hole interconnection, and a third portion constituting the other of the end portions of the through-hole interconnection, the through-hole interconnections being provided inside the substrate so as to connect the first main surface to the second main surface, wherein the second portion is substantially perpendicular to the first main surface and is exposed to the first main surface, the third portion is substantially perpendicular to the second main surface and is exposed to the second main surface, and lengths of the through-hole interconnections are the same as each other.

Abstract translation: 本发明的内插衬底包括：具有第一主表面和第二主表面的单个衬底; 多个通孔互连，其至少具有第一部分，所述第一部分形成为沿着与所述基板的厚度方向不同的方向延伸，第二部分构成通孔互连的端部中的一个，以及构成 通孔互连的另一个端部，通孔互连设置在基板内部，以将第一主表面连接到第二主表面，其中第二部分基本上垂直于第一主表面，并且 暴露于第一主表面，第三部分基本上垂直于第二主表面并且暴露于第二主表面，并且通孔互连的长度彼此相同。

公开(公告)号：US08416223B2

公开(公告)日：2013-04-09

申请号：US12561343

申请日：2009-09-17

Applicant: Akihiro Yajima

Inventor： Akihiro Yajima

IPC: G06F3/038

CPC classification number: H05K1/117 ,  G02F1/1345 ,  H05K1/0263 ,  H05K2201/0784 ,  H05K2201/09263 ,  H05K2201/09481 ,  H05K2201/09727 ,  Y10T29/49147

Abstract: An interconnection line device includes an insulating layer for electrical insulation; an external connection terminal which is formed on one surface of the insulating layer: an interconnection line which is formed on another surface of the insulating layer and whose one end portion area is connected to a predetermined signal line; and a connection portion which is arranged so as to penetrate through the insulating layer and connects another end portion area of the interconnection line to the external connection terminal.

Abstract translation: 互连线器件包括用于电绝缘的绝缘层; 形成在所述绝缘层的一个表面上的外部连接端子：形成在所述绝缘层的另一个表面上并且其一个端部区域连接到预定信号线的互连线; 以及连接部，其被布置成穿过绝缘层并且将互连线的另一端部区域连接到外部连接端子。

公开(公告)号：US08299631B2

公开(公告)日：2012-10-30

申请号：US13061456

申请日：2009-06-11

Applicant: Takeshi Horiguchi ,  Takashi Matsui ,  Motoji Shiota

Inventor： Takeshi Horiguchi ,  Takashi Matsui ,  Motoji Shiota

IPC: H01L23/52 ,  H01L23/48 ,  H01L29/40

CPC classification number: H05K1/111 ,  G02F1/1345 ,  G02F1/13452 ,  H01L24/14 ,  H01L24/16 ,  H01L24/32 ,  H01L2224/14152 ,  H01L2224/14155 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/2929 ,  H01L2224/293 ,  H01L2224/32225 ,  H01L2224/81191 ,  H01L2224/83192 ,  H01L2224/83203 ,  H01L2224/83851 ,  H01L2924/00011 ,  H01L2924/00013 ,  H01L2924/01004 ,  H01L2924/14 ,  H01L2924/15788 ,  H05K2201/0784 ,  H05K2201/09227 ,  H05K2201/094 ,  H05K2201/09709 ,  H05K2201/10674 ,  Y02P70/611 ,  H01L2924/00014 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/00 ,  H01L2224/29075

Abstract: Provided is a semiconductor element in which decrease in reliability of wiring is suppressed. A driver IC (10) has a plurality of output bumps (12) arranged in the direction (direction A) along the long sides (11a and 11b). The output bumps include a plurality of source bumps (12a) arranged near the center section of the long side, and a plurality of gate bumps (12b) arranged towards the end portions of the long side. The source bumps are arranged close to the long side (11a), and the gate bumps are arranged closer to the long side (11b) than the source bumps.

Abstract translation: 提供了抑制布线可靠性降低的半导体元件。 驱动器IC（10）具有沿着长边（11a和11b）沿方向（方向A）排列的多个输出凸块（12）。 输出凸块包括设置在长边的中心部附近的多个源极凸块（12a）和朝向长边的端部排列的多个栅极凸块（12b）。 源极凸块靠近长边（11a）布置，并且栅极凸块比源极凸点更靠近长边（11b）布置。

公开(公告)号：US20090284909A1

公开(公告)日：2009-11-19

申请号：US12176416

申请日：2008-07-21

Applicant: Chun-Hsin Liu ,  Po-Yuan Liu

Inventor： Chun-Hsin Liu ,  Po-Yuan Liu

IPC: H05K7/06 ,  H05K1/11

CPC classification number: H05K1/025 ,  G02F1/1345 ,  G02F1/13452 ,  G02F2001/13456 ,  H05K1/165 ,  H05K1/181 ,  H05K2201/0784 ,  H05K2201/09263 ,  H05K2201/10674

Abstract: A flat panel display and a chip bonding pad thereof are provided. The flat panel display includes a display panel, an FPC board, first and second source driving chips, and a control circuit board. First and second wires in a peripheral circuit region of the display panel extend from the underneath of the FPC board to two opposite sides of the display panel and electrically connect the FPC board. The first source driving chips electrically connect the FPC board through parts of the first wires. The second source driving chips electrically connect the FPC board through the second wires. The chip bonding pad is under one of the first and second source driving chips. The chip bonding pad includes a first dielectric layer having first through holes and a second dielectric layer having second and third through holes arranged alternately. The second through holes correspond to the first through holes.

Abstract translation: 提供了一种平板显示器及其芯片接合垫。 平板显示器包括显示面板，FPC基板，第一和第二源驱动芯片以及控制电路板。 显示面板的外围电路区域中的第一和第二导线从FPC板的下面延伸到显示面板的两个相对的两侧并将FPC基板电连接。 第一源驱动芯片通过部分第一导线将FPC板电连接。 第二源驱动芯片通过第二线电连接FPC板。 芯片接合焊盘位于第一和第二源极驱动芯片之一之下。 芯片接合焊盘包括具有第一通孔的第一介电层和具有交替布置的第二和第三通孔的第二介电层。 第二通孔对应于第一通孔。

公开(公告)号：US07332818B2

公开(公告)日：2008-02-19

申请号：US11127160

申请日：2005-05-12

Applicant: Irving Memis

Inventor： Irving Memis

IPC: H01L23/538

CPC classification number: H05K1/181 ,  H01L23/66 ,  H01L2224/16 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01087 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/3011 ,  H05K1/0248 ,  H05K2201/0784 ,  H05K2201/09227 ,  H05K2201/09263 ,  H05K2201/10734 ,  Y02P70/611 ,  H01L2224/0401

Abstract: An electronic package which includes a circuitized substrate having at least two electrical components positioned thereon. The package includes patterns of contact sites, each for having one of the components coupled thereto. The patterns of contact sites in turn are electrically interconnected by a grouping of conductive lines which, to substantially prevent skew, are of substantially the same length. A method of making the package is also provided, as is a circuitized substrate and an information handling system, the latter adapted for having one or more of the electronic packages as part thereof.

Abstract translation: 一种电子封装，其包括具有定位在其上的至少两个电气部件的电路化基板。 该包装包括接触部位的图案，每个接触部位具有与其耦合的部件之一。 接触部位的图案依次通过一组导线相互电连接，导线基本上防止偏斜具有基本上相同的长度。 还提供了制造包装的方法，电路化基板和信息处理系统也是如此，后者适于将一个或多个电子包装作为其一部分。

公开(公告)号：US20070295818A1

公开(公告)日：2007-12-27

申请号：US11473359

申请日：2006-06-22

Applicant: Yuan-Liang Li ,  Jayashree Kar ,  David G. Figueroa ,  Dong Zhong

Inventor： Yuan-Liang Li ,  Jayashree Kar ,  David G. Figueroa ,  Dong Zhong

IPC: G06K7/10

CPC classification number: H05K1/0265 ,  H05K1/0254 ,  H05K2201/044 ,  H05K2201/0784 ,  H05K2201/093 ,  H05K2201/0969

Abstract: A power plane including a supply power pin receptacle, a first connector power pin receptacle, and a second power pin receptacle, where a first electrical resistance between the supply power pin receptacle and the first connector power pin receptacle is substantially equal to a second electrical resistance between the supply power pin receptacle and the second connector power pin receptacle.

Abstract translation: 包括供电电源插座，第一连接器电源插座和第二电源插座的电力平面，其中电源电极插座和第一连接器电源插座之间的第一电阻基本上等于第二电阻 在电源插座和第二连接器电源插座之间。