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公开(公告)号：KR100674823B1
公开(公告)日：2007-01-26
申请号：KR1020040102609
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 어레이의 배선접속구조에 관한 것으로서, 적어도 2개의 전원공급라인과 접지라인이 구비된 모기판; 및, 상기 모기판에 실장되며, 마이크로 프로세싱 유닛(MPU)칩이 구비된 배선기판과 상기 배선기판 하부에 장착된 적층형 캐패시터 어레이를 포함하는 적층형 캐패시터 어레이 패키지를 포함하며, 상기 전원공급라인 및 접지라인 중 적어도 하나가 적층형 캐패시터 어레이의 도전성 비아홀을 통해 MPU칩의 단자에 연결되는 적층형 캐패시터 어레이의 배선접속구조를 제공한다.
적층형 캐패시터 어레이(Multi-Layered Chip Capacitor Array), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor), 마이크로 프로세싱 유닛(MPU)-
公开(公告)号：KR100568310B1
公开(公告)日：2006-04-05
申请号：KR1020040071615
申请日：2004-09-08
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 칩 캐패시터에 관한 것으로서, 복수의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수의 유전체층 상에 각각 형성되며, 각각 상기 유전체층의 일측단으로 향해 연장된 적어도 하나의 리드를 갖는 적어도 한쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 외부면에 형성되어 상기 리드를 통해 상기 내부전극에 각각 연결된 복수의 외부단자를 포함하며, 상기 제1 및 제2 내부전극 각각의 내부에는 상기 제1 및 제2 내부전극 사이에서 기생 인덕턴스 상쇄량이 증가되도록 전류흐름을 분기하는 적어도 하나의 오픈영역이 상기 리드 또는 상기 리드가 형성된 변에 인접하여 형성됨을 특징으로 하는 적층형 칩 캐패시터를 제공한다.
적층형 칩 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)-
公开(公告)号：KR1020060008545A
公开(公告)日：2006-01-27
申请号：KR1020040056844
申请日：2004-07-21
Applicant: 삼성전기주식회사
Abstract: 본 발명은 사이즈 또는 공정수의 증가없이, 고용량이면서 기생인덕턴스를 최소화시켜 고주파 회로의 디커플링용으로 사용되기에 적합한 적층형 세라믹 캐패시터에 관한 것으로서, 본 발명의 적층형 세라믹 캐패시터는, 다수의 세라믹시트를 적층하여 이루어진 세라믹 블록; 상기 세라믹 블록의 서로 마주보는 제1,2 측면상에 형성되며, 각각 + 또는 - 전압이 인가되는 다수의 단자전극; 상기 세라믹 블록의 소정 세라믹시트상에 형성되며, 상기 제1,2측면과 수직한 방향으로 평행하게 배치된 한 쌍의 제1,2 전극패턴과, 상기 제1,2 전극패턴에서 각각 세라믹블록의 제1,2측면으로 연장형성되어 상기 다수 단자전극중 동일한 극성의 단자전극에 연결되는 다수의 인출패턴으로 이루어지는 하나 이상의 제1 내부 전극; 및 상기 세라믹 블록의 소정 세라믹시트상에 형성되며, 상기 제1,2측면과 수평한 방향으로 평행하게 배치되는 한쌍의 제3,4 전극패턴과, 상기 제3,4 전극패턴에서 각각 세라믹블록의 제1,2측면으로 연장형성되어 상기 다수 단자전극중 제1내부전극과 다른 극성의 단자전극에 연결되는 다수의 인출패턴으로 이루어지는 다수의 제2내부전극을 구비하며, 상기 제1 내부 전극과 제2내부전극은 상부에서부터 하부로 교대로 배치된다.
적층형 세라믹 캐패시터, 기생 인덕턴스, 전극패턴, 세라믹 시트, 인출패턴,Abstract translation: 本发明具有的尺寸或不高容量的数量逐步增加的同时，本发明的多层陶瓷电容器，通过层叠多个陶瓷片的最小适合用于高频电路的去耦的多层陶瓷电容器的寄生电感 陶瓷块形成; 形成在陶瓷块的第一和第二相对侧上的多个端子电极，其分别施加+或 - 电压; 它是在陶瓷块的规定的陶瓷片形成的，所述第一和第二侧面以及第一和第二电极图案垂直于一对平行布置的方向上，并且在每一个陶瓷块中的第一和第二电极图案 第一和第二个被形成在多个连接到在所述第一内部电极，所述多个端子电极的极性相同的端子电极的引线图案的形成的边延伸; 和形成在所述陶瓷块的规定的陶瓷片，在第一和第二侧并平行地布置在水平方向上，一对第三和第四电极图案，并且在所述第三和第四电极图案的每个陶瓷块 根据权利要求1，2形成在设置有多个的多个被连接到另一个极性的端子电极，以所述多个端子电极，所述第一内部电极与所述第一内部电极的引线图案的形成第二内部电极的一侧延伸的 2内部电极从顶部到底部交替排列。
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公开(公告)号：KR100526239B1
公开(公告)日：2005-11-08
申请号：KR1020020058748
申请日：2002-09-27
Applicant: 삼성전기주식회사
IPC: H01P5/10
CPC classification number: H01P5/10
Abstract: 본 발명은 구조가 단순하고 설계 및 제조가 용이한 3 라인 발룬 트랜스포머를 제공하기 위하여 제안된 것으로서, 본 발명에 의한 발룬 트랜스포머는 불평형신호가 입력 또는 출력되는 불평형포트와, 서로 크기가 같고 180도의 위상 차를 갖는 평형신호들이 출력 또는 입력되는 제1, 2평형포트와, 상기 불평형포트에 접속되는 제1단부와 접지되는 제2단부를 구비하는 제1라인과, 상기 제1라인과 소정 간격을 갖으며 평행하게 배치되고, 제1,2단부를 구비하고, 상기 제2단부가 상기 제1평형포트에 연결되는 제2라인과, 상기 제2라인과 소정 간격으로 평행하게 배치되고, 상기 제2라인의 제1단부에 연결되는 제1단부와, 상기 제2평형포트에 연결되는 제2단부를 구비한 제3라인으로 구성된다.
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公开(公告)号：KR101883011B1
公开(公告)日：2018-07-27
申请号：KR1020120086757
申请日：2012-08-08
Applicant: 삼성전기주식회사
Abstract: 본발명은하부 1차코일과하부 2차코일이나란하게권선된하부코일층; 상기하부 1차코일의상부에배치되는상부 2차코일과상기하부 2차코일의상부에배치되는상부 1차코일이나란하게권선된상부코일층; 및상기하부코일층과상기상부코일층사이에개재되며, 상기하부 1차코일및 상기상부 1차코일그리고상기하부 2차코일과상기상부 2차코일을각각단일권선당 상기상·하부코일층에교대로연속되게전기적으로연결하는제1 비아및 제2 비아;를포함하는노이즈제거필터를개시한다. 본발명에따르면, 동일주파수에서높은커먼모드임피던스를구현할수 있고성능및 용량을향상시킬수 있으며구조및 공정단순화로제조비용을절감및 생산성을향상할수 있다.
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Patent Agency Ranking
公开(公告)号：KR101548769B1
公开(公告)日：2015-09-11
申请号：KR1020110040451
申请日：2011-04-29
Applicant: 삼성전기주식회사
Abstract: 본발명은복수의유전체층이적층형성되며, 상기복수의유전체층에서인접하는유전체층에각각번갈아형성되는제1 내부전극및 제2 내부전극을갖는캐패시터소체; 상기제1 내부전극및 상기제2 내부전극에각각전기적으로연결되도록상기캐패시터소체의외부면에형성되는제1 외부전극및 제2 외부전극; 그리고상기제1 내부전극및 상기제2 내부전극과전기적으로단절되도록상기캐패시터소체의외부면에상기제1 외부전극및 상기제2 외부전극과분리되어형성되는변형억제전극을포함하는적층형캐패시터및 그제조방법을개시한다. 본발명에따르면, 캐패시터의동작시역압전효과에의해발생하는적층형캐패시터의변형을억제하여적층형캐패시터의변형에의한진동으로인해발생하는음향소음을현저하게감소시킴과아울러적층형캐패시터의변형에의한진동이기판으로전달되는것을최소화하여기판의변형에의한진동으로인해발생하는음향소음까지감소시킬수 있다.
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公开(公告)号：KR101539808B1
公开(公告)日：2015-07-28
申请号：KR1020110061343
申请日：2011-06-23
Applicant: 삼성전기주식회사
Abstract: 본발명은적층세라믹커패시터에관한것으로, 본발명의일 실시형태에따른적층세라믹커패시터는복수의유전체층이두께방향으로적층된적층본체; 및상기적층본체의내부에형성되며, 상기유전체층을사이에두고서로대향하도록배치되되일단이상기적층본체의서로대향하는측면으로교대로노출되는제1 및제2 내부전극을포함하는내부전극층;을포함하고, 상기적층본체의길이및 두께방향단면에서볼 때, 상기적층본체의면적을 CA1이라고하고, 상기제1 및제2 내부전극이두께방향으로중첩되는제1 용량형성부이외의부분인제1 마진부의면적을 MA1이라고하면, CA1에대한 MA1의비(MA1/CA1)가 0.07 내지 0.20일수 있다.
Abstract translation: 本发明涉及多层陶瓷电容器，并且根据本发明实施方式的多层陶瓷电容器包括：多层体，其中多个介电层在厚度方向上堆叠; 并在层叠体的内部形成，包括一第一mitje第二内部电极的内部电极层被doedoe布置成电介质层端交替地暴露于移相器层叠体的相互对置的侧面之间离开彼此相对;包括 ，在横截面中的长度和厚度方向，即层叠体CA1和第一mitje第二内电极的面积是所述第一电容器形成部分在西班牙第一周缘部部分比在层叠体的厚度方向上的重叠其他区域 是MA1，MA1与MA1的比率（MA1 / CA1）可能是0.07至0.20。
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公开(公告)号：KR1020120122380A
公开(公告)日：2012-11-07
申请号：KR1020110040484
申请日：2011-04-29
Applicant: 삼성전기주식회사
Abstract: PURPOSE: A stacked chip capacitor is provided to be used as a component for various electronic devices by being easily mounted on a circuit board. CONSTITUTION: A first inner electrode(121) and a second inner electrode(122) are faced to each other. A part without capacity is overlapped in the staked direction of the first and second inner electrode. A first part without capacity is formed in the first inner electrode. A second part without capacity is formed in the second inner electrode. The part without capacity has not a conductive pattern of an inner electrode(120).
Abstract translation: 目的：通过容易地安装在电路板上，提供堆叠式片状电容器作为各种电子器件的组件。 构成：第一内电极（121）和第二内电极（122）彼此面对。 无容量的部分在第一和第二内部电极的折叠方向上重叠。 在第一内部电极中形成无容量的第一部分。 在第二内部电极中形成第二部分无能力。 无电容部分不具有内电极（120）的导电图案。
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公开(公告)号：KR101170871B1
公开(公告)日：2012-08-02
申请号：KR1020080077972
申请日：2008-08-08
Applicant: 삼성전기주식회사
CPC classification number: H05K1/111 , H05K1/0231 , H05K3/3442 , H05K2201/09381 , H05K2201/10636 , Y02P70/611
Abstract: 본 발명은 전자부품 실장용 전극 패드에 관한 것으로서, 본 발명의 일 측면은 회로 기판의 표면에 전자부품을 실장하기 위한 전극 패드에 있어서, 서로 대향하는 제1 및 제2 전극부 및 서로 대향하며, 상기 제1 및 제2 전극부와 일정 간격 이격되어 배치되고, 상기 제1 및 제2 전극부와 함께 상기 전극 패드의 모퉁이를 형성하도록 배치된 제3 및 제4 전극부를 포함하며, 상기 제1 내지 제4 전극부 중 적어도 하나는 상기 모퉁이를 이루는 모서리가 절제되어 형성된 모따기면을 구비하고, 상기 모따기면은 상기 제1 내지 제4 전극부 중 적어도 2개의 서로 인접한 전극부가 마주보는 면에 형성되며, 서로 마주보는 상기 모따기면은 서로 평행한 것을 특징으로 하는 전자부품 실장용 전극 패드를 제공한다. 본 발명에 따른 전자제품 실장용 전극 패드를 사용할 경우, 전자부품의 외부전극 폭을 충분히 증가시킬 수 있어 외부전극의 형상 크기 등을 조절하기가 용이하다.
전극 패드, 모따기, 적층형 칩 커패시터, MLCC, ESL-
公开(公告)号：KR1020110139993A
公开(公告)日：2011-12-30
申请号：KR1020100060148
申请日：2010-06-24
Applicant: 삼성전기주식회사
Abstract: PURPOSE: A multi layered ceramic capacitor is provided to change the number of current flowing paths according to the number of an inner electrode, thereby adjusting ESR. CONSTITUTION: A multi layered capacitor(10) comprises a capacitor body which is made of a plurality of dielectric layers. First and second inner electrode groups(200,300) are formed on each dielectric layer. The first and second inner electrode groups face each other. Each dielectric layer is placed between the first and second inner electrode groups. The first and second inner electrode groups are connected to first and second external electrodes(20,30) which are formed on both sections of the capacitor body. The first and second external electrodes dip both sides of the capacitor body in a metal paste. The multi layered capacitor comprises a device on which dielectric layers are laminated, a first external electrode formed on the device, and a second external electrode which is electrically insulated from a first electrode.
Abstract translation: 目的：提供一种多层陶瓷电容器，以根据内电极的数量改变电流流动路径的数量，从而调节ESR。 构成：多层电容器（10）包括由多个电介质层制成的电容器主体。 第一和第二内部电极组（200,300）形成在每个电介质层上。 第一和第二内部电极组彼此面对。 每个电介质层被放置在第一和第二内部电极组之间。 第一和第二内部电极组连接到形成在电容器本体的两个部分上的第一和第二外部电极（20,30）。 第一和第二外部电极将电容器主体的两侧浸入金属糊料中。 多层电容器包括层叠电介质层的器件，形成在器件上的第一外部电极和与第一电极电绝缘的第二外部电极。
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