公开(公告)号：KR100569720B1

公开(公告)日：2006-04-10

申请号：KR1020040106288

申请日：2004-12-15

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  권대진

IPC: H01L27/04

Abstract: 유전막의 크랙 발생이 최소화되는 금속-절연체-금속 커패시터 및 그 제조 방법이 개시된다. 제1 도전막 패턴이 형성된 반도체 기판 상에 상기 제1 도전막 패턴의 상부면의 일부를 노출하는 제1 버퍼막 패턴을 구비한다. 상기 제1 버퍼막 패턴 상에는 상기 노출된 제1 도전막 패턴의 상부면과 인접한 제1 버퍼막 패턴의 상부면 일부를 노출시키는 층간 절연막 패턴이 구비된다. 상기 제1 버퍼막 패턴 및 상기 층간 절연막 패턴의 측면에는 제2 버퍼막 패턴이 구비된다. 유전막은 상기 제1 도전막 패턴의 상부면 및 상기 제2 버퍼막 패턴의 측면을 따라 연속적으로 구비된다. 상기 유전막 상에는 제2 도전막 패턴이 구비된다. 따라서, 상기 커패시터 구조물의 모서리 부근에 제1 및 제2 버퍼막이 보강되어 있으므로 크랙 발생이 억제될 수 있다.

Abstract translation: 公开了一种金属 - 绝缘体 - 金属电容器及其制造方法，其中电介质膜的破裂被最小化。 以及第一缓冲膜图案，其在形成有第一导电膜图案的半导体基板上暴露第一导电膜图案的部分上表面。 在第一缓冲膜图案上形成层间绝缘膜图案以暴露与暴露的第一导电膜图案的上表面相邻的第一缓冲膜图案的上表面的一部分。 第二缓冲膜图案设置在第一缓冲膜图案和层间绝缘膜图案的侧表面上。 电介质膜沿着第一导电膜图案的上表面和第二缓冲膜图案的侧表面连续设置。 在介电层上形成第二导电层图案。 因此，由于第一缓冲膜和第二缓冲膜在电容器结构的边缘附近被增强，因此可以抑制裂纹。

公开(公告)号：KR100518560B1

公开(公告)日：2005-10-04

申请号：KR1020030013428

申请日：2003-03-04

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정용국 ,  권대진

IPC: H01L21/20

CPC classification number: C23C16/515 ,  C23C16/40 ,  C23C16/45542

Abstract: 소스 물질에 대하여 표면 흡착 특성이 상이한 2가지 종류의 반응물을 사용하여 박막을 형성하는 ALD법에 대하여 개시한다. 본 발명에 따른 ALD법을 이용한 박막 형성방법에 의하면 우선 반응 챔버에 소스 물질을 공급하고, 반응 챔버로부터 이 소스 물질을 1차 퍼지한다. 계속해서, 소스 물질에 대하여 표면 흡착 특성이 좋은 제1 반응물을 공급하고 그리고 소스 물질에 표면 흡착 특성이 좋지 않은 제2 반응물을 공급한다. 제2 반응물은 제1 반응물과 동시에 공급할 수도 있고, 제1 반응물을 퍼지한 다음에 공급할 수도 있다. 다음으로, 반응 챔버에 고주파 등을 인가하여 제2 반응물을 플라즈마 상태로 만든다. 계속해서, 반응 챔버를 2차 퍼지하고, 증착된 막의 두께가 충분하지 않으면 전술한 공정을 반복 실시한다.

公开(公告)号：KR1020050074850A

公开(公告)日：2005-07-19

申请号：KR1020040002761

申请日：2004-01-14

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  이정형 ,  원석준 ,  권대진 ,  김원홍 ,  송민우

IPC: H01L27/108

CPC classification number: H01L21/02172 ,  H01G4/10 ,  H01G4/20 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/3141 ,  H01L21/31645 ,  H01L27/0805 ,  H01L28/56 ,  H01L28/65

Abstract: In a capacitor, and a method of fabricating the same, the capacitor includes a lower electrode, a dielectric layer on the lower electrode, and an upper electrode on the dielectric layer, wherein the dielectric layer includes a lower dielectric region contacting the lower electrode, an upper dielectric region contacting the upper electrode, and at least one middle dielectric region between the lower dielectric region and the upper dielectric region, the at least one middle dielectric region having a less crystalline region than both the lower dielectric region and the upper dielectric region.

公开(公告)号：KR1020050058146A

公开(公告)日：2005-06-16

申请号：KR1020030090400

申请日：2003-12-11

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  김원홍 ,  권대진

IPC: H01L21/304

CPC classification number: C23C16/4404 ,  C23C16/4405 ,  H01L21/3141 ,  H01L21/31637

Abstract: There is provided a method of forming a thin film for providing improved fabrication productivity. The method includes introducing a semiconductor substrate into a process chamber. A process thin film is formed on the semiconductor substrate, in which a chamber coating layer is formed on inner walls of the process chamber while the process thin film is formed. The semiconductor substrate is removed from the process chamber. A stress relief layer is formed on the chamber coating layer. After all of the above operations are repeatedly performed at least one time, an in-situ cleaning is performed on the chamber coating layer and the stress relief layer, which are alternately formed in stack on the inner walls of the process chamber.

公开(公告)号：KR100493040B1

公开(公告)日：2005-06-07

申请号：KR1020020087241

申请日：2002-12-30

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  윤명근 ,  정용국 ,  권대진

IPC: H01L21/8242

CPC classification number: H01L21/022 ,  H01L21/02175 ,  H01L21/02178 ,  H01L21/02337 ,  H01L21/3141 ,  H01L21/3143 ,  H01L21/31616 ,  H01L21/31637 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/31691 ,  H01L27/10852 ,  H01L28/40 ,  H01L28/56 ,  H01L28/65

Abstract: 산화 알루미늄막/고유전체막/산화 알루미늄막으로 구성된 유전막을 포함하는 반도체 소자의 커패시터 및 그 제조방법에 대하여 개시한다. 본 발명에 의한 반도체 소자의 커패시터는 반도체 기판에 형성된 커패시터 하부 전극과 커패시터 하부 전극 상에 산화 알루미늄으로 형성된 제1 유전막, 제1 유전막 상에 산화 알루미늄보다 유전 상수가 큰 물질로 형성된 제2 유전막 및 제2 유전막 상에 산화 알루미늄으로 형성된 제3 유전막으로 구성된 유전막과 이 유전막 상에 형성된 커패시터 상부 전극을 포함한다. 본 발명에 의한 커패시터는 전력의 소모가 적고 고집적화에 유리하도록 단위 면적당 높은 커패시턴스를 갖는 등 여러 가지 전기적 특성이 우수하다.

公开(公告)号：KR1020050040464A

公开(公告)日：2005-05-03

申请号：KR1020030075670

申请日：2003-10-28

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정용국 ,  권대진 ,  송민우 ,  김원홍

IPC: H01L27/10

CPC classification number: H01L28/91 ,  H01L21/76807 ,  H01L21/76838 ,  H01L27/0805

Abstract: 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는 로직소자 및 그것을 제조하는 방법이 개시된다. 상기 로직소자는 반도체 기판을 포함한다. 상기 반도체 기판 상부에 하부배선이 위치하고, 상기 하부배선 상부에 상부배선이 위치한다. 상기 하부배선과 상기 상부배선 사이에 U자형(U-shaped) 하부 금속플레이트가 개재된다. 상기 U자형 하부 금속플레이트는 상기 하부배선에 직접 접한다. 커패시터 유전막이 상기 하부 금속플레이트의 내면(inner surface)을 덮는다. 또한, 상기 커패시터 유전막은 상기 하부 금속플레이트의 가장자리(brim)와 상기 상부배선 사이에 개재된 연장부를 갖는다. 한편, 상부 금속플레이트가 상기 커패시터 유전막의 내면을 덮는다. 상기 상부 금속플레이트는 상기 상부배선에 직접 접하고, 상기 커패시터 유전막에 의해 한정된다.

公开(公告)号：KR1020050028748A

公开(公告)日：2005-03-23

申请号：KR1020030065272

申请日：2003-09-19

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  원석준 ,  권대진 ,  김원홍

IPC: H01L27/02

CPC classification number: H01L28/40 ,  H01L21/31637 ,  H01L21/31645

Abstract: An analog capacitor having at least 3 high-k dielectric layers is provided to optimize a voltage coefficient of capacitance and a leakage current characteristic while having a high-k dielectric layer by making high-k dielectric layer with an excellent voltage coefficient of capacitance come in contact with plates and by interposing a high-k dielectric layer capable of preventing a leakage current between the high-k dielectric layers. A lower plate(11) is formed. An upper plate(15) corresponding to the lower plate is formed. At least three high-k dielectric layers(13) are interposed between the lower and upper plates, including a bottom dielectric layer(13a) in contact with the lower plate, a top dielectric layer(13c) in contact with the upper plate, and a middle dielectric layer(13b) interposed between the bottom and top dielectric layers. Each of bottom and top dielectric layers is a high dielectric layer having a small absolute value of the coefficient of a quadratic term of a voltage coefficient as compared with the middle dielectric layer. The middle dielectric layer is a high dielectric layer having a small leakage current as compared with the bottom and top dielectric layers, respectively.

Abstract translation: 提供具有至少3个高k电介质层的模拟电容器，以通过使具有优异的电容电压系数的高k电介质层进入而具有高k电介质层，从而优化电容的电压系数和漏电流特性 通过插入能够防止高k电介质层之间的漏电流的高k电介质层与板接触。 形成下板（11）。 形成对应于下板的上板（15）。 至少三个高k电介质层（13）插入在下板和上板之间，包括与下板接触的底电介质层（13a），与上板接触的顶介电层（13c），以及 插入在所述底部和顶部电介质层之间的中间介电层（13b）。 底部和顶部电介质层是与中间介电层相比具有电压系数的二次项的系数的绝对值小的高介电层。 中间介电层是分别与底部和顶部电介质层相比具有小的漏电流的高电介质层。

公开(公告)号：KR1020030087672A

公开(公告)日：2003-11-15

申请号：KR1020020025511

申请日：2002-05-09

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  권대진 ,  유재윤

IPC: H01L21/8247

Abstract: PURPOSE: A method for manufacturing a non-volatile memory device is provided to be capable of preventing the contact between a nitride layer and a gate polysilicon layer. CONSTITUTION: After sequentially forming the first oxide layer(12), a silicon nitride layer(14), and the second oxide layer(16) on a semiconductor substrate(10), a gate electrode formation region is defined by carrying out a photo and etching process for selectively exposing the upper surface of the semiconductor substrate. A silicon layer is partially grown at the exposed portion of the semiconductor substrate for preventing the contact with the silicon nitride layer. An oxide layer(32) is formed at the resultant structure by carrying out a gate oxidation process. Then, a gate polysilicon layer(34) is formed at the upper portion of the oxide layer.

Abstract translation: 目的：提供一种用于制造非易失性存储器件的方法，以能够防止氮化物层和栅极多晶硅层之间的接触。 构成：在顺序地形成第一氧化物层（12）之后，在半导体衬底（10）上形成氮化硅层（14）和第二氧化物层（16），通过执​​行照片和 用于选择性地暴露半导体衬底的上表面的蚀刻工艺。 在半导体衬底的暴露部分部分地生长硅层，以防止与氮化硅层的接触。 通过进行栅极氧化处理，在所得结构处形成氧化物层（32）。 然后，在氧化物层的上部形成栅多晶硅层（34）。

公开(公告)号：KR100878264B1

公开(公告)日：2009-01-13

申请号：KR1020010078396

申请日：2001-12-12

Applicant: 삼성전자주식회사

Inventor： 김상갑 ,  홍문표 ,  유승희 ,  권대진 ,  송진호

IPC: G02F1/136

Abstract: 먼저, 절연 기판 위에 알루미늄 계열의 도전 물질을 적층하고 패터닝하여 게이트선, 게이트선과 연결되어 있는 게이트 전극 및 외부로부터 주사 신호를 전달받아 게이트선으로 전달하는 게이트 패드를 포함하는 게이트 배선을 형성한다. 이어, 게이트 배선을 덮는 게이트 절연막을 형성한 다음 게이트 전극의 게이트 절연막 상부에 반도체층을 형성한다. 이어, 반도체층 위에 저항성 접촉층을 형성한다. 이어, 저항성 접촉층 또는 게이트 절연막 상부에 몰리브덴-텅스텐 합금을 포함하는 도전체층을 적층하고 패터닝하여 게이트선과 교차하는 데이터선, 데이터선과 연결되어 있으며 게이트 전극에 인접하는 소스 전극과 게이트 전극에 대하여 소스 전극의 맞은 편에 위치하는 드레인 전극 및 외부로부터 영상 신호를 전달받을 데이터선으로 전달하는 데이터 패드를 포함하는 데이터 배선을 형성한다. 이어, 데이터 배선 및 반도체층 상부에 보호막을 적층하고 패터닝하여 드레인 전극 상부에 제1 접촉 구멍을 형성한다. 이어, 보호막 상부에 제1 접촉 구멍을 통하여 드레인 전극과 연결되는 화소 전극을 형성한다. 이때, 데이터 배선과 저항성 접촉층 및 반도체층을 연속적으로 건식 식각 방법으로 패터닝한다.
몰리브덴-텅스텐 합금, 플라스마, 접촉특성, 건식식각, 애싱

公开(公告)号：KR100720098B1

公开(公告)日：2007-05-18

申请号：KR1020010009675

申请日：2001-02-26

Applicant: 삼성전자주식회사

Inventor： 최준후 ,  홍완식 ,  권대진 ,  정관욱

IPC: G02F1/1333

Abstract: 절연 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선이 형성되어 있고, 그 위에 게이트 절연막, 반도체층 및 저항성 접촉층이 차례로 형성되어 있다. 그 위에 데이터선, 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 데이터 배선이 형성되어 있다. 그 위에 SiO:C 박막 또는 SiO:F 박막과 같이 유전율이 3.5 이하인 무기 절연막으로 이루어진 보호막이 형성되어 있고, 보호막에는 드레인 전극, 게이트 패드 및 데이터 패드를 드러내는 접촉 구멍이 형성되어 있다. 보호막 위에는 화소 전극, 보조 게이트 패드 및 보조 데이터 패드가 형성되어 있다. 이와 같이 보호막을 유전율이 낮은 무기 절연막으로 형성하면 유기 절연막으로 형성하는 경우에 발생하는 문제점을 해결할 수 있으며, 데이터선과 화소 전극을 중첩시켜 형성하여도 기생 용량이 크지 않고 개구율을 향상시킬 수 있다.
유전율, 무기 절연막, 화학 기상 증착법, 기생 용량, 개구율