公开(公告)号：KR1019970013348A

公开(公告)日：1997-03-29

申请号：KR1019950025725

申请日：1995-08-21

Applicant: 삼성전자주식회사

Inventor： 박형무 ,  최원택

IPC: H01L27/108 ,  H01L21/8242 ,  H01L27/04

Abstract: 단순한 공정으로 넓은 표면적을 갖는 신규한 커패시터 제조방법을 개시한다. 본 발명은 트랜지스터가 형성된 반도체 기판상에 층간 절연막을 형성하고, 매몰 콘택트 형성전에 확장된 스토리지 노드 면적을 갖기 위하여 상기 층간절연막 상부에 질화막, 전도성을 갖는 제1 폴리실리콘층 및 고온산화막을 순차적으로 형성하는 단계, 사진공정을 이용하여 상기 트랜지스터의 활성영역이 노출될 수 있도록 상기 충돌을 차례로 식각하여 접촉 홀을 형성하는 단계, 상기 접촉 홀에 제2 폴리실리콘을 채우는 단계, 상기 고온산화막을 제거한 후, 노출된 상기 제2 폴리실리콘의 양측벽에 스페이서를 형성하는 단계, 상기 스페이서의 양 측벽에 제3 폴리실리콘 패턴을 형성하는 단계, 상기 스페이서를 제거하고 노출된 제1 폴리실리콘을 원하는 크기로 패터닝하여 상기 제1 폴리실리콘, 제2 폴리실리콘 및 제3 폴리실리콘 패턴으로 이루어진 스 리지 전극을 형성하는 단계로 구성된다.

公开(公告)号：KR1019960000366B1

公开(公告)日：1996-01-05

申请号：KR1019920012174

申请日：1992-07-08

Applicant: 삼성전자주식회사

Inventor： 현창석 ,  박형무 ,  이태우 ,  박동건

IPC: H01L21/28

Abstract: forming a gate electrode; passivating the first insulating film having the first etching rate; executing a patterning process by remaining the first insulating film only on the gate electrode of semiconductor device; passivating the second insulating film same etching rate as the first insulating film on the pattern formed at the third process; passivating the third insulating on the pattern formed at the fourth process; executing an spacer etching process for the second and the third insulating film to have a predetermined rate.

Abstract translation: 形成栅电极; 钝化具有第一蚀刻速率的第一绝缘膜; 通过仅在半导体器件的栅电极上保留第一绝缘膜来执行图案化工艺; 钝化第二绝缘膜与第三工艺形成的图案上的第一绝缘膜相同的蚀刻速率; 在第四工序形成的图案上钝化第三绝缘层; 对第二绝缘膜和第三绝缘膜执行间隔蚀刻工艺以具有预定的速率。

公开(公告)号：KR1019940001393A

公开(公告)日：1994-01-11

申请号：KR1019920009910

申请日：1992-06-08

Applicant: 삼성전자주식회사

Inventor： 이태우 ,  박형무 ,  박동건

IPC: H01L27/10

Abstract: 본 발명은 반도체메모리장치 및 그 제조방법에 관한 것으로, 반도체기판상에 게이트산화악을 개재하여 형성된 게이트전극: 상기 게이트전극을 절연시키기 위해 차례로 적층된 제1및 제2절연층; 상기 게이트전극을 중심으로 양쪽의 반도체기판내에 형성된 소오스/드레인영역; 및 그 중심부에 외부와 연결된 제1공간부를 구비함과 동시에 상기 제2절연층과는 일정 간격 떨어진 제2공간부를 구비하며, 상기 소오스영 역과 연결되도록 형성된 박스 모양의 스토리지전극을 구비하는 것을 특징으로 하는 반도체메모리장치 및 그 제조방법을 제공하는데 있다.
따라서, 본 발명은 스토리지전극 패턴의 하부 표면도 전극의 유효면적으로 사용함으로써, 종래 선출원된 구조보다 표면적이 늘어난 새로운 구조의 스토리지전극을 형성하게 되어 커패시턴스의 증가를 가져온다.

公开(公告)号：KR1020070077670A

公开(公告)日：2007-07-27

申请号：KR1020060007378

申请日：2006-01-24

Applicant: 삼성전자주식회사

Inventor： 조찬형 ,  박형무 ,  주섭열 ,  김경우

IPC: H01L21/28

CPC classification number: H01L21/76807 ,  H01L21/76829 ,  H01L21/76877

Abstract: A method for fabricating a semiconductor memory device and the semiconductor memory device fabricated by the same are provided to decrease resistance of via holes by increasing overlap margin between the via holes and a trench. A first interlayer dielectric(114), an etch stop layer and a second interlayer dielectric(118) are sequentially formed on a lower wiring(110), and then are partially etched to form via holes(132,134) exposing an upper surface of the lower wiring. A sacrificial layer(140) is formed to fill a portion of the via holes. The second interlayer dielectric formed on the via hole is etched to expand an upper portion of the via hole. After removing the sacrificial layer, a trench which is connected to the via hole is formed. An upper wiring is formed to fill the via holes and the trench.

Abstract translation: 提供一种用于制造半导体存储器件的方法和由其制造的半导体存储器件，以通过增加通孔和沟槽之间的重叠裕度来降低通孔的电阻。 第一层间电介质（114），蚀刻停止层和第二层间电介质（118）依次形成在下布线（110）上，然后被部分蚀刻以形成露出下部布线（110）的上表面的通孔（132,134） 接线。 形成牺牲层（140）以填充通孔的一部分。 在通孔上形成的第二层间电介质被蚀刻以扩大通孔的上部。 在去除牺牲层之后，形成连接到通孔的沟槽。 形成上部布线以填充通孔和沟槽。

公开(公告)号：KR100678638B1

公开(公告)日：2007-02-05

申请号：KR1020050106683

申请日：2005-11-08

Applicant: 삼성전자주식회사

Inventor： 박강욱 ,  박형무

IPC: H01L27/108

Abstract: A method of manufacturing a semiconductor device is provided to simplify manufacturing processes and improve the capacitance of an MIM capacitor. A first electrode conductive layer, a first dielectric film(230), a second electrode conductive layer, a second dielectric film(250), and a second electrode conductive layer are sequentially formed on an interlayer dielectric(100). A mask layer is formed on the third electrode conductive layer. A photoresist pattern is formed on the mask layer. A second electrode(240) is formed on the resultant structure by patterning selectively the mask layer, the third electrode conductive layer, the second dielectric film, and the second electrode conductive layer by using the photoresist pattern as an etch mask. A mask pattern is formed by etching selectively the mask layer. The photoresist pattern is removed therefrom. A third electrode(260) is formed by patterning selectively the third electrode conductive layer using the mask pattern as an etch mask. A first electrode(210) is formed by patterning the first dielectric film and the first electrode conductive layer.

Abstract translation: 提供制造半导体器件的方法以简化制造工艺并改善MIM电容器的电容。 在层间电介质（100）上顺序地形成第一电极导电层，第一电介质膜（230），第二电极导电层，第二电介质膜（250）和第二电极导电层。 在第三电极导电层上形成掩模层。 在掩模层上形成光致抗蚀剂图案。 通过使用光致抗蚀剂图案作为蚀刻掩模选择性地图案化掩模层，第三电极导电层，第二电介质膜和第二电极导电层，在所得结构上形成第二电极（240）。 掩模图案通过选择性蚀刻掩模层而形成。 光致抗蚀剂图案从中移除。 通过使用掩模图案作为蚀刻掩模选择性地图案化第三电极导电层来形成第三电极（260）。 第一电极（210）通过图案化第一电介质膜和第一电极导电层而形成。

公开(公告)号：KR100487656B1

公开(公告)日：2005-05-03

申请号：KR1020030055897

申请日：2003-08-12

Applicant: 삼성전자주식회사

Inventor： 박호우 ,  박형무

IPC: H01L21/336

CPC classification number: H01L29/4991 ,  H01L29/4983 ,  H01L29/6653 ,  H01L29/6656 ,  Y10S257/90

Abstract: 반도체 기판과 "L"형 스페이서 사이에 에어 갭을 구비하는 반도체 소자 및 그 제조 방법을 제공한다. 반도체 기판에 서로 이격된 소오스 및 드레인이 형성된다. 상기 소오스 및 상기 드레인 사이의 채널 영역 상부에 게이트 패턴이 배치된다. 상기 게이트 패턴의 측벽들을 덮는 수직부 및 상기 수직부의 하부로부터 연장된 수평부로 구성되되, 상기 수평부가 상기 소오스 및 상기 드레인에 중첩된 "L"형 스페이서가 형성된다. 상기 "L"형 스페이서 및 상기 게이트 패턴 사이에 개재되어 적어도 상기 수평부 및 상기 소오스/드레인 사이에 에어 갭을 제공하는 지지부가 형성된다.

公开(公告)号：KR1020040106704A

公开(公告)日：2004-12-18

申请号：KR1020030037518

申请日：2003-06-11

Applicant: 삼성전자주식회사

Inventor： 박덕서 ,  박형무 ,  유정박

IPC: H01L21/3205

Abstract: PURPOSE: A method of forming a metal line of a semiconductor device is provided to reduce a resistance by securing a contact area between a via and the metal line. CONSTITUTION: A via hole is formed by etching partially an insulating layer of a semiconductor substrate(200). The via hole is buried by forming a first metal layer on the insulating layer. A via(230a) including an erosion region is formed by removing a first metal layer within the via hole. A second metal layer is formed by coating a metal material on the via including the erosion region and the insulating layer. A metal pattern contacting the entire upper surface of the via is formed by etching partially the second metal layer.

Abstract translation: 目的：提供一种形成半导体器件的金属线的方法，以通过确保通孔和金属线之间的接触面积来减小电阻。 构成：通过部分蚀刻半导体衬底（200）的绝缘层形成通孔。 通过在绝缘层上形成第一金属层来掩埋通孔。 通过去除通孔内的第一金属层来形成包括侵蚀区域的通孔（230a）。 通过在包括侵蚀区域和绝缘层的通孔上涂覆金属材料形成第二金属层。 通过部分地蚀刻第二金属层来形成接触通孔的整个上表面的金属图案。

公开(公告)号：KR100360410B1

公开(公告)日：2002-11-13

申请号：KR1020000067469

申请日：2000-11-14

Applicant: 삼성전자주식회사

Inventor： 홍석구 ,  박형무

IPC: H01L27/10

Abstract: 본 발명의 MDL 반도체 소자의 제조 방법은 디램 소자 영역 및 로직 소자 영역에 각각 형성될 게이트 도전막 패턴을 위해 디램 소자 영역 및 로직 소자 영역에 게이트 절연막을 개재하여 게이트 도전막을 형성한다. 다음에 로직 소자 영역의 게이트 도전막을 패터닝하여 로직 소자 영역내에만 게이트 도전막 패턴을 형성한다. 그리고 이 게이트 도전막 패턴에 스페이서를 형성하고 두 번의 마스크막 패턴 형성 공정과 이온 주입 공정으로 서로 다른 도전형의 불순물 이온을 각각 주입한다. 첫 번째 이온 주입은 로직 소자 영역의 하나의 게이트 도전막 패턴에 대해 이루어지고, 두 번째 이온 주입은 디램 소자 영역의 게이트 도전막과 로직 소자 영역의 다른 하나의 게이트 도전막 패턴에 대해 이루어진다. 다음에 디램 소자 영역에 게이트 도전막 스택 형성을 위한 패터닝 공정을 수행하고 이어서 자기 정렬된 컨택 패드를 형성한다.

公开(公告)号：KR1020020037522A

公开(公告)日：2002-05-22

申请号：KR1020000067469

申请日：2000-11-14

Applicant: 삼성전자주식회사

Inventor： 홍석구 ,  박형무

IPC: H01L27/10

CPC classification number: H01L27/10894 ,  H01L21/823842 ,  H01L27/1052 ,  H01L27/10873

Abstract: PURPOSE: A method for fabricating merged dynamic-random-access-memory(DRAM) semiconductor device is provided to merge a logic device having an improved electrical capacity with a high integrated DRAM device, by forming a self-aligned contact structure in a DRAM device region while forming a dual gate structure doped with impurities of different conductivity in a logic device region. CONSTITUTION: A gate conductive layer(130) is formed on a substrate(100). The first and second gate conductive layer patterns(131,132) are formed in the first and second metal-oxide-semiconductor(MOS) regions in the logic device region. The first and second gate spacers(151,152) are formed on the sidewall of the first and second gate conductive layer patterns. The first conductive impurity ions are implanted into the exposed first gate conductive layer pattern and the substrate. The second conductive impurity ions are implanted into the gate conductive layer, the second gate conductive layer and the substrate. The first and second gate spacers are formed on the sidewall of the first and second gate conductive layer patterns. Formed is a nitride layer covering the gate conductive layer, the first and second gate conductive layers, the first and second gate spacers and the exposed substrate. Gate conductive layer stacks in which a gate conductive layer pattern and a nitride layer pattern are sequentially stacked in the DRAM device region, is formed. Gate spacers are formed on the sidewall of the gate conductive layer stacks in the DRAM device region. An insulated self-aligned contact pad is formed between the gate spacers in the DRAM device region.

Abstract translation: 目的：提供一种用于制造合并的动态随机存取存储器（DRAM）半导体器件的方法，通过在DRAM器件中形成自对准的接触结构来将具有改进电容的逻辑器件与高集成DRAM器件合并 区域，同时形成在逻辑器件区域中掺杂有不同导电性的杂质的双栅极结构。 构成：在基板（100）上形成栅极导电层（130）。 第一和第二栅极导电层图案（131,132）形成在逻辑器件区域中的第一和第二金属氧化物半导体（MOS）区域中。 第一和第二栅极间隔物（151,152）形成在第一和第二栅极导电层图案的侧壁上。 将第一导电杂质离子注入到暴露的第一栅极导电层图案和衬底中。 将第二导电杂质离子注入到栅极导电层，第二栅极导电层和衬底中。 第一和第二栅极间隔物形成在第一和第二栅极导电层图案的侧壁上。 形成覆盖栅极导电层，第一和第二栅极导电层，第一和第二栅极间隔物和暴露的衬底的氮化物层。 形成栅极导电层图案和氮化物层图案顺序地堆叠在DRAM器件区域中的栅极导电层叠层。 栅极间隔物形成在DRAM器件区域中的栅极导电层堆叠的侧壁上。 在DRAM器件区域中的栅极间隔物之间​​形成绝缘的自对准接触焊盘。

公开(公告)号：KR1020010037460A

公开(公告)日：2001-05-07

申请号：KR1019990045013

申请日：1999-10-18

Applicant: 삼성전자주식회사

Inventor： 황성만 ,  박형무

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: PURPOSE: A semiconductor device manufacturing method is provided to restrict the generation of grooves in an STI edge portion by further forming a dual structured polysilicon film with different oxidation rate between an anti-oxide layer and a pad oxide layer. CONSTITUTION: A pad oxide layer(102), a polysilicon layer and an anti-oxide layer are formed in sequence in an active area on a semiconductor substrate(100) to expose a field area. An exposed portion of the substrate surface is etched for a certain thickness to form a trench in the substrate. An oxidation process is performed to form the first insulation film(108) along the inner interface of the trench. A stress buffering film(110) is formed on the surface of the substrate(100). The second insulation film(112) is formed on the stress buffering film(110) to fill the trench. The second insulation film(112) is flattened to have the anti-oxide layer residing in the active area, and an STI is formed in the trench. The residual anti-oxide layer, the polysilicon layer and the pad oxide layer(102) are removed in sequence.

Abstract translation: 目的：提供一种半导体器件制造方法，通过在抗氧化层和衬垫氧化物层之间进一步形成具有不同氧化速率的双结构多晶硅膜来限制STI边缘部分中的沟槽的产生。 构成：在半导体衬底（100）上的有源区域中依次形成衬垫氧化物层（102），多晶硅层和抗氧化层，以露出场区域。 蚀刻衬底表面的暴露部分一定厚度以在衬底中形成沟槽。 执行氧化处理以沿着沟槽的内部界面形成第一绝缘膜（108）。 在基板（100）的表面上形成应力缓冲膜（110）。 第二绝缘膜（112）形成在应力缓冲膜（110）上以填充沟槽。 第二绝缘膜（112）被平坦化以使抗氧化层位于有源区域中，并且在沟槽中形成STI。 依次除去剩余的抗氧化层，多晶硅层和焊盘氧化物层（102）。