公开(公告)号：KR100699038B1

公开(公告)日：2007-03-23

申请号：KR1020050092791

申请日：2005-10-04

Applicant: 삼성전자주식회사

Inventor： 박종철 ,  임장빈

IPC: H01L21/336

CPC classification number: H01L29/66621 ,  H01L21/28167 ,  H01L29/4236

Abstract: A method for forming a recessed gate electrode is provided to prevent the generation of holes on a first recess part by using spacers with different thickness formed at first and second recess parts. A mask pattern is formed on a substrate(100) to expose a gate forming region. A preliminary first recess part is formed by anisotropic etching of the exposed substrate. A first recess part(108) is formed by isotropic etching of the preliminary first recess part. A second recess part(110) is formed to have a relatively narrow width. Spacers(112a) are formed at both sidewalls of the first and the second recess parts, wherein the thickness of the spacer formed at the first recess part is thicker than that of the spacer formed at the second recess part. A third recess part(114) is formed to have a wider width compared to the second recess part. After the spacers and the mask pattern are removed, a gate oxide layer and a gate conductive layer are formed in the first, the second and the third recess parts.

Abstract translation: 提供一种用于形成凹陷栅电极的方法，以通过使用形成在第一和第二凹部处的不同厚度的间隔来防止在第一凹部上产生孔。 在基板（100）上形成掩模图案以露出栅极形成区域。 初步的第一凹部由暴露的基板的各向异性蚀刻形成。 通过对初步第一凹部的各向同性蚀刻形成第一凹部（108）。 第二凹部（110）形成为具有较窄的宽度。 间隔件（112a）形成在第一凹部和第二凹部的两个侧壁处，其中形成在第一凹部处的间隔件的厚度比形成在第二凹部处的间隔物的厚度厚。 第三凹部（114）形成为具有与第二凹部相比宽的宽度。 在去除间隔物和掩模图案之后，在第一，第二和第三凹部中形成栅极氧化物层和栅极导电层。

公开(公告)号：KR1020070015701A

公开(公告)日：2007-02-06

申请号：KR1020050070207

申请日：2005-08-01

Applicant: 삼성전자주식회사

Inventor： 김종규 ,  임장빈 ,  권상동 ,  최성길 ,  이유정 ,  윤현철

IPC: H01L21/3205

CPC classification number: H01L27/10885 ,  H01L21/28518 ,  H01L21/76843 ,  H01L27/10888

Abstract: 반도체 장치의 배선 구조물 형성 방법에 있어서, 기판 상에 비트 라인 콘택 패드를 노출하는 콘택홀을 갖는 층간 절연막을 형성한다. 콘택홀을 부분적으로 채우면서 콘택홀의 높이보다 낮은 두께를 갖는 도핑된 폴리실리콘 패턴을 형성한다. 폴리실리콘 패턴 상의 콘택홀의 측벽에 스페이서를 형성한다. 스페이서 사이의 갭을 채우면서 층간 절연막 상에 상기 폴리실리콘 패턴과 연결되는 금속 실리사이드 패턴, 비트 라인 콘택 및 비트 라인이 적층된 구조를 갖는 비트 라인 구조물을 형성한다. 이에 따라, 비트 라인 구조물은 금속 실리사이드가 케미컬 등에 의해 손상되는 것이 억제되어 저저항을 확보할 수 있으며, 굴곡이 없는 라인 형상을 가질 수 있다.

公开(公告)号：KR100666881B1

公开(公告)日：2007-01-10

申请号：KR1020050049679

申请日：2005-06-10

Applicant: 삼성전자주식회사

Inventor： 김종규 ,  최성길 ,  임장빈 ,  권상동 ,  김기정

IPC: H01L21/027

CPC classification number: H01L21/31138 ,  G03F7/427 ,  H01J37/32091 ,  H01J2237/3342 ,  H01L27/10808 ,  H01L27/10852

Abstract: 하부전극의 열화 및 공정시간의 연장 없이 개구 내에 잔류하는 포토레지스트를 제거하는 방법 및 이를 이용한 반도체 소자의 제조방법이 개시되어 있다. 상기 포토레지스트 제거 방법은 활성화 이온 및 라디칼을 포함하는 플라즈마를 형성하 후 상기 활성화 이온에 방향성을 부여한다. 이어서, 방향성을 갖는 활성화 이온을 주 식각 요소로 이용하고, 상기 라디칼을 보조 식각 요소로 이용하여 포토레지스트를 제거한다. 상기 포토레지스트 제거 방법은 기판의 손상 및 열화 없이 포토레지스트 패턴을 보다 빠른 시간 내에 깨끗이 제거할 수 있다.

公开(公告)号：KR1020070000598A

公开(公告)日：2007-01-03

申请号：KR1020050056069

申请日：2005-06-28

Applicant: 삼성전자주식회사

Inventor： 김인호 ,  이성수 ,  임장빈 ,  최성길

IPC: H01L27/115

CPC classification number: H01L21/28141 ,  H01L27/10882 ,  H01L27/11521

Abstract: A non-volatile semiconductor memory device and a method of manufacturing the same are provided to prevent a short circuit between a first contact structure and a bit line and suppress generation of a bridge between the first contact structures adjacent to each other by forming the first structure including a first and second conductive layer patterns and a first spacer. A substrate(100) includes a cell region and a peripheral region. A plurality of gate structures(125,130,135,140) are formed on the substrate. An insulating layer(145) is formed on the substrate in order to cover the gate structures. A first contact structure(180) comes in contact with the cell region of the substrate through the insulating layer and includes a first conductive layer pattern(161), a second conductive layer pattern(164), and a first spacer(162). A second contact structure(181) comes in contact with the peripheral region of the substrate through the insulating layer and includes a third conductive layer pattern(175) and a second spacer(172).

Abstract translation: 提供了一种非易失性半导体存储器件及其制造方法，以防止第一接触结构和位线之间的短路，并且通过形成第一结构来抑制在彼此相邻的第一接触结构之间的桥接的产生 包括第一和第二导电层图案和第一间隔物。 基板（100）包括单元区域和周边区域。 多个栅极结构（125,130,135,140）形成在衬底上。 在衬底上形成绝缘层（145）以覆盖栅极结构。 第一接触结构（180）通过绝缘层与衬底的单元区域接触，并且包括第一导电层图案（161），第二导电层图案（164）和第一间隔物（162）。 第二接触结构（181）通过绝缘层与衬底的周边区域接触，并且包括第三导电层图案（175）和第二间隔物（172）。

公开(公告)号：KR100290587B1

公开(公告)日：2001-06-01

申请号：KR1019980029023

申请日：1998-07-18

Applicant: 삼성전자주식회사

Inventor： 정철 ,  한민석 ,  임장빈 ,  최창원

IPC: H01L21/28

Abstract: 본 발명은 콘택 플러그와 그 위에 형성되는 도전층과의 콘택 저항을 개선시킨 반도체 장치 제조 방법에 관한 것으로, 반도체 기판 상에 절연막이 형성된다. 상기 절연막이 식각되어 콘택 홀이 형성된다. 상기 콘택 홀을 완전히 채우도록 제1도전층인 폴리 실리콘막이 증착된다. 상기 폴리 실리콘막이 에치 백(etch back) 공정으로 평탄화 식각되어 콘택 플러그가 형성된다. 이때, 상기 콘택 플러그 상부 표면에 에치 백 공정시 가속화된 이온에 의해 손상층(damage layer)이 얇게 형성된다. 이러한 상기 손상층은 상기 콘택 플러그가 향후 형성되는 제2도전층인 폴리 실리콘등과 콘택(contact)시 저항을 증가시키는 요인으로 작용한다. 이를 해결하기 위해 본 발명에서는, 상기 손상층을 산소가스를 사용하거나 또는 산소가스에 플르오린(F)을 포함하는 가스가 첨가된 혼합가스를 사용하여 건식식각으로 제거시킨다. 이와 같은 반도체 장치 제조 방법에 의해서, 콘택 플러그 표면의 콘택 저항 증가 요인으로 작용하는 손상층을 건식식각으로 제거하므로 써, 콘택 저항을 개선시킬 수 있다.

公开(公告)号：KR1019960016831B1

公开(公告)日：1996-12-21

申请号：KR1019930024621

申请日：1993-11-18

Applicant: 삼성전자주식회사

Inventor： 임장빈 ,  홍정인

IPC: H01L21/312

Abstract: The method is for improving the reliability of a semiconductor device by solving the problem of the lifting phenomenon in the planarizing insulator. The method comprises the steps of: forming a SOG(Spin-On-Glass) layer(105) on top of a semiconductor substrate(101) having a not-plane surface; an etch-back of the SOG layer(105); and removing an unnecessary polymer(106) formed on the surface by the etch-back process using O2/CHF3 gas.

Abstract translation: 该方法是通过解决平面化绝缘体中的提升现象的问题来提高半导体器件的可靠性。 该方法包括以下步骤：在具有非平面表面的半导体衬底（101）的顶部上形成SOG（旋转玻璃）层（105）; SOG层（105）的回蚀; 并且通过使用O 2 / CHF 3气体的回蚀处理除去在表面上形成的不需要的聚合物（106）。

公开(公告)号：KR1019960003499B1

公开(公告)日：1996-03-14

申请号：KR1019920011025

申请日：1992-06-24

Applicant: 삼성전자주식회사

Inventor： 홍정인 ,  임장빈

IPC: H01L27/108

Abstract: The device comprises transistors(1,2,3,4,5) formed on a substrate(100), an interlayer insulation film(10) having a contact hole formed on the transistor, and a capacitor connected to the transistor through the contact hole. A storage electrode(SE) of the capacitor enclosing a cylindrical insulation film(16') consists of a first conduction layer(21) and a second conduction layer(21). The first conduction layer(21) positioned at inner bottom of the cylindrical insulation film(16') is connected to a source region(3) of the transistor, and the second conduction layer(20) positioned at outer face of the cylindrical insulation film(16') is connected to the first conduction layer(21). The device has improved capacitance.

Abstract translation: 该器件包括形成在衬底（100）上的晶体管（1,2,3,4,5），具有形成在晶体管上的接触孔的层间绝缘膜（10）和通过接触孔连接到晶体管的电容器 。 包围圆筒形绝缘膜（16'）的电容器的存储电极（SE）由第一导电层（21）和第二导电层（21）组成。 位于圆筒形绝缘膜（16'）内底部的第一导电层（21）与晶体管的源极区（3）连接，第二导电层（20）位于圆柱形绝缘膜 （16'）连接到第一导电层（21）。 该器件具有改善的电容。

公开(公告)号：KR100075150B1

公开(公告)日：1994-07-07

申请号：KR1019910004635

申请日：1991-03-23

Applicant: 삼성전자주식회사

Inventor： 한민석 ,  정준 ,  임장빈

IPC: H01L21/66

公开(公告)号：KR1019940004018B1

公开(公告)日：1994-05-10

申请号：KR1019910010685

申请日：1991-06-26

Applicant: 삼성전자주식회사

Inventor： 정준 ,  홍종서 ,  임장빈

IPC: H01L21/306

Abstract: isotopically etching the exposed portion of a natural oxide layer using a photoresist as an etching mask under a condition that the amount of a polycrystalline silicon layer etched and the amount of the natural oxide layer etched are the same; and anisotropically etching the polycrystalline silicon layer under a condition that the natural oxide layer is not etched when the remaining polycrystalline silicon layer is etched, thereby preventing a stringer from being formed.

Abstract translation: 在蚀刻的多晶硅层的量和蚀刻的天然氧化物层的量相同的条件下，使用光致抗蚀剂作为蚀刻掩模，同时地蚀刻天然氧化物层的暴露部分; 并且在残留的多晶硅层被蚀刻时，在不蚀刻天然氧化物层的条件下各向异性地蚀刻多晶硅层，从而防止形成桁条。

公开(公告)号：KR1019940002762B1

公开(公告)日：1994-04-02

申请号：KR1019910004635

申请日：1991-03-23

Applicant: 삼성전자주식회사

Inventor： 한민석 ,  정준 ,  임장빈

IPC: H01L21/66

Abstract: The designing method includes a process that a predetermined pattern is designed around a test element pattern to obtain the same loading effect as in etching an actual pattern.

Abstract translation: 设计方法包括在测试元件图案周围设计预定图案以获得与蚀刻实际图案相同的加载效果的处理。