公开(公告)号：KR100341482B1

公开(公告)日：2002-06-21

申请号：KR1019990060871

申请日：1999-12-23

Applicant: 삼성전자주식회사

Inventor： 박지순 ,  이수근 ,  박선후

IPC: H01L21/3205

CPC classification number: H01L21/76888 ,  H01L21/3105 ,  H01L21/31683 ,  H01L21/318 ,  H01L21/3212 ,  H01L21/76805 ,  H01L21/76807 ,  H01L21/76828 ,  H01L21/76834 ,  H01L21/76838

Abstract: 다층금속배선구조에구리배선을적용하는반도체장치의제조방법이개시되어있다. 상기방법은구리배선층의표면에저온플라즈마처리를실시하는단계와, 그표면이저온플라즈마처리된상기구리배선층의상부에절연층을증착하는단계와, 결과물에열처리를실시하는단계를구비한다. 저온플라즈마처리에의해구리배선층의표면모폴로지의불량없이구리배선층의표면에성장되어있는산화막층을질화시킬수 있다. 또한, 절연층의증착후 실시하는열처리에의해구리배선층과절연층간의접착력을향상시킬수 있다.

公开(公告)号：KR1020010054073A

公开(公告)日：2001-07-02

申请号：KR1019990054706

申请日：1999-12-03

Applicant: 삼성전자주식회사

Inventor： 김선래 ,  이수근 ,  박선후

IPC: H01L21/316

CPC classification number: H01L21/76837 ,  H01L21/31116 ,  H01L21/31612 ,  H01L21/76801 ,  H01L21/76897

Abstract: PURPOSE: A method for burying a gap by a high density plasma oxide layer and a deposition unit used for the same are provided to bury a gap without a void by etching the first high density plasma oxide layer to reduce an aspect ratio of a gap and depositing the second high density plasma oxide layer thereon. CONSTITUTION: The first high density plasma oxide layer is deposited on an upper portion of a substrate(100) including a gap. The first high density plasma oxide layer is etched partially by using fluorine ions. The second high density plasma oxide layer(106) is deposited on an upper portion of the whole structure. The gap is buried by the second high density plasma oxide layer(106).

Abstract translation: 目的：通过蚀刻第一高密度等离子体氧化物层，通过高密度等离子体氧化物层和用于其的沉积单元掩埋间隙的方法来掩埋间隙而不产生空隙，以减小间隙的纵横比， 在其上沉积第二高密度等离子体氧化物层。 构成：第一高密度等离子体氧化物层沉积在包括间隙的衬底（100）的上部。 通过使用氟离子部分地蚀刻第一高密度等离子体氧化物层。 第二高密度等离子体氧化物层（106）沉积在整个结构的上部。 间隙由第二高密度等离子体氧化物层（106）掩埋。

公开(公告)号：KR1020000059847A

公开(公告)日：2000-10-05

申请号：KR1019990007729

申请日：1999-03-09

Applicant: 삼성전자주식회사

Inventor： 김선래 ,  이수근 ,  위영진

IPC: H01L21/28

Abstract: PURPOSE: A method for fabricating a metal wire is provided to prevent a void from generating on a metal wire having a multi-level metallization structure. CONSTITUTION: A first metal wire(300) is formed through an interlayer dielectric(200) on a semiconductor substrate(100). After heat-treating the first metal wire, a metal interlayer dielectric(400) is formed to coat the heat-treated first metal wire. A second metal wire(500) is then formed to be electrically connected to the first metal wire. A lower film(330a) is formed on a lower portion of the first metal wire, the lower film consisting of an AlTi3. The first metal wire is aluminum. The heat-treating is performed at a temperature in range of 350 to 500°C and in a vacuum, a nitrogen gas atmosphere, or a hydrogen gas atmosphere.

Abstract translation: 目的：提供一种用于制造金属线的方法，以防止在具有多层金属化结构的金属线上产生空隙。 构成：通过半导体衬底（100）上的层间电介质（200）形成第一金属线（300）。 在对第一金属线进行热处理之后，形成金属层间电介质（400）以涂覆热处理的第一金属线。 然后形成第二金属线（500）以电连接到第一金属线。 在第一金属线的下部形成有下部膜（330a），下部膜由AlTi3构成。 第一根金属线是铝。 热处理在350〜500℃的温度和真空，氮气气氛或氢气气氛中进行。

公开(公告)号：KR1020000033433A

公开(公告)日：2000-06-15

申请号：KR1019980050283

申请日：1998-11-23

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  서태욱

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a line pattern of a semiconductor device is provided to reduce line resistance by silicidation. CONSTITUTION: An insulation layer is formed on upper area of a semiconductor substrate. Next, a trench is formed by etching the insulation layer with a predetermine depth. Next, a polysilicon is evaporated on the result area. Next, the polysilicon layer is etched by a chemical/mechanical polishing so that a polysilicon line layer is formed in the trench. Next, a metal layer is evaporated on the result area. Next, a heat process is performed to the metal layer so that a silicide layer is formed on the upper area of the polysilicon line layer.

Abstract translation: 目的：提供一种用于形成半导体器件的线图案的方法，以通过硅化来降低线路电阻。 构成：在半导体衬底的上部区域形成绝缘层。 接下来，通过用预定深度蚀刻绝缘层来形成沟槽。 接下来，在结果区域上蒸发多晶硅。 接下来，通过化学/机械抛光蚀刻多晶硅层，使得在沟槽中形成多晶硅线层。 接下来，在结果区域上蒸发金属层。 接下来，对金属层进行热处理，使得在多晶硅线层的上部区域上形成硅化物层。

公开(公告)号：KR1019990032972A

公开(公告)日：1999-05-15

申请号：KR1019970054197

申请日：1997-10-22

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  이수근 ,  서태욱

IPC: H01L21/768

Abstract: 라운드(round) 모양의 상부 코너를 가지는 트렌치 소자분리영역 형성방법을 개시하고 있다. 본 발명에서는, 패드 산화막 패턴, 질화막 패턴 및 산화막 패턴이 차례로 적층되어 있는 반도체 기판에 트렌치를 형성한 후, 상기 패드 산화막 패턴의 소정부분 및 산화막 패턴을 선택적으로 식각하여, 패드 산화막 패턴에 리세스(recess)를 형성하고 산화막 패턴을 제거한 다음, 상기 트렌치의 내부에 측벽 산화막을 형성한다. 이어서, 상기 트렌치를 매립하고 상기 기판상에 소정두께를 갖는 절연층을 형성한다.

公开(公告)号：KR1019990025528A

公开(公告)日：1999-04-06

申请号：KR1019970047193

申请日：1997-09-12

Applicant: 삼성전자주식회사

Inventor： 박종왕 ,  이수근 ,  박선후

IPC: H01L21/76

Abstract: 본 발명은 반도체장치의 소자분리 방법에 관해 개시하고 있다.
본 발명은 반도체기판에 트랜치형 소자분리막을 형성하는 과정에서, 상기 반도체기판의 트랜치가 형성되지 않는 뒷면에 형성되는 물질막 예컨데, 질화막을 제거하는 시점과 관련된다. 즉, 상기 트랜치에 소자분리 절연막을 채운 뒤 그 전면을 평탄화하기 전에 상기 반도체 기판의 뒷면에 형성된 질화막을 제거한다. 이때, 반도체기판의 앞면에 형성된 질화막은 질화막에 대해 식각선택비가 높은 물질막으로 덮혀 있어 왯 케미컬에 의한 손상으로부터 방지될 수 있다. 따라서 상기 질화막은 비 정형 결함으로부터 보호될 수 있다. 또한, 상기 반도체기판의 뒷면에 형성된 질화막의 제거시점을 상기와 같이 함으로써 반도체장치의 제조공정을 줄일 수 있다.

公开(公告)号：KR100652358B1

公开(公告)日：2006-11-30

申请号：KR1020000044327

申请日：2000-07-31

Applicant: 삼성전자주식회사

Inventor： 이수근

IPC: H01L21/28

Abstract: 본 발명은, 전기적인 활성영역이 매설된 기판상에 층간절연막을 형성하는 단계, 상기 층간절연막상에 상기 기판상의 전기적 활성영역 상부를 개구시키는 제 1포토 레지스트패턴을 형성하는 단계, 상기 제 1포토 레지스트패턴을 식각마스크로 층간절연막 일부를 식각하여 배선패턴을 형성하는 단계, 상기 제 1포토 레지스트패턴을 제거하는 단계, 상기 배선패턴이 형성된 결과물 전면에 걸쳐 반사방지막을 형성하는 단계, 상기 반사방지막상에 상기 배선패턴의 홈부 일부를 개구시키는 제 2포토 레지스트패턴을 형성하는 단계, 상기 제 2포토 레지스트패턴을 식각마스크로 상기 반사방지막 및 층간절연막을 식각하여 상기 전기적 활성영역에 이르는 비아패턴을 형성하는 단계, 상기 제 2포토 레지스트패턴을 제거하는 단계 및 상기 전 과정을 거쳐 형성된 배선패턴 및 비아패턴의 홈을 금속물질로 충진하는 단계를 포함하는 반도체 장치의 듀얼 다마신 형성방법을 제공한다. 본 발명에 따르면, 비아패턴의 형성을 위한 식각마스크로 사용되는 포토 레지스트의 두께를 감소시키는 것이 가능하고 두께로 인한 사진공정의 어려움을 해결할 수 있다.

公开(公告)号：KR1020060085900A

公开(公告)日：2006-07-28

申请号：KR1020050066963

申请日：2005-07-22

Applicant: 삼성전자주식회사

Inventor： 이선정 ,  이수근 ,  신홍재 ,  김태범 ,  서봉석 ,  최승만

IPC: H01L21/28 ,  H01L21/304

CPC classification number: H01L21/7684 ,  H01L21/3212 ,  H01L21/76807 ,  H01L21/76873 ,  H01L21/76883

Abstract: A metal interconnection of a semiconductor device, formed using a damascene process, has large grains and yet a smooth surface. First, a barrier layer and a metal layer are sequentially formed in an opening in an interlayer dielectric layer. A CMP process is carried out on the metal layer to form a metal interconnection remaining within the opening. Then, the metal interconnection is treated with plasma. The plasma treatment creates compressive stress in the metal interconnection, which stress produces hillocks at the surface of the metal interconnection. In addition, the plasma treatment process causes grains of the metal to grow, especially when the design rule is small, to thereby decrease the resistivity of the metal interconnection. The hillocks are then removed by a CMP process aimed at polishing the portion of the barrier layer that extends over the upper surface of the interlayer dielectric layer. Finally, a capping insulating layer is formed. The intentional forming of hillocks by the plasma treatment process at weak portions of the metal interconnection and the subsequent removal of the hillocks greatly reduces the possibility of any additional hillocks being produced at the surface of the metal interconnection, especially when the capping layer is formed.

公开(公告)号：KR100454130B1

公开(公告)日：2004-10-26

申请号：KR1020020029490

申请日：2002-05-28

Applicant: 삼성전자주식회사

Inventor： 김재학 ,  이수근 ,  박기관 ,  이경우

IPC: H01L21/28

CPC classification number: H01L21/76811 ,  H01L21/76808 ,  H01L21/76813

Abstract: In order to avoid a faulty pattern resulting from a photoresist tail being formed due to a step difference of an upper hard mask layer when a dual hard mask layer is used, a planarization layer is formed following patterning of the upper hard mask layer. In this manner, a photoresist pattern is formed without the creation of a photoresist tail. Alternatively, a single hard mask layer and a planarization layer are substituted for the dual lower hard mask layer and an upper hard mask layer, respectively. In this manner, it is therefore possible to form a photoresist pattern without a photoresist tail being formed during photolithographic processes. In order to prevent formation of a facet, the planarization layer is thickly formed or, alternatively, the hard mask layer is etched using the photoresist pattern.

Abstract translation: 为了避免由于使用双硬掩模层时上部硬掩模层的台阶差而形成光致抗蚀剂尾部的错误图案，在上部硬掩模层的图案化之后形成平坦化层。 以此方式，形成光致抗蚀剂图案而不形成光致抗蚀剂尾部。 或者，单个硬掩模层和平坦化层分别替代双下硬掩模层和上硬掩模层。 以这种方式，因此可以在光刻工艺期间不形成光刻胶尾部的情况下形成光致抗蚀剂图案。 为了防止形成小面，平坦化层被厚厚地形成，或者使用光致抗蚀剂图案来蚀刻硬掩模层。

公开(公告)号：KR100442854B1

公开(公告)日：2004-09-18

申请号：KR1019970051264

申请日：1997-10-06

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  서태욱

IPC: H01L21/76

Abstract: PURPOSE: A method for fabricating a semiconductor device is provided to effectively reduce the stress applied to a semiconductor substrate by selectively eliminating only the nitride layer additionally formed on the back surface of the semiconductor substrate while damaging the nitride layer formed on the front surface of the semiconductor substrate. CONSTITUTION: A conductive layer pattern is formed on the front surface of a semiconductor substrate(100). A nitride layer(106) is formed on the resultant structure including the conductive layer pattern. A passivation layer(110) is formed on the nitride layer. A nitride layer(108) additionally formed on the back surface of the semiconductor substrate in the process for forming the nitride layer is eliminated. The passivation layer is removed. The nitride layer is etched to form a spacer on the sidewall of the conductive layer pattern.