公开(公告)号：KR100402784B1

公开(公告)日：2003-10-22

申请号：KR1020000080881

申请日：2000-12-22

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  김해천 ,  양전욱

IPC: H01L21/18

Abstract: PURPOSE: A semiconductor device for a low temperature measurement is provided to improve a size and an economic cost by using a GaAs substrate. CONSTITUTION: A semiconductor device for a low temperature measurement comprises a GaAs semi-insulating substrate(1), a channel layer(2) formed by implanting Si ions in the GaAs semi-insulating substrate(1), ion implanting parts(3a,3b) respectively connected to both ends of the channel layer(2) for implanting ions to the channel layer(2), first resistive electrode parts(4a,4b) respectively connected with the ion implanting parts(3a,3b), an interlayer dielectric(5) connected to the resistive electrode parts(4a,4b) for enclosing the channel layer(2), a second electrode(6) formed on the interlayer dielectric(5), and a transistor(7) having a different function formed on the GaAs semi-insulating substrate(1).

Abstract translation: 目的：提供一种用于低温测量的半导体器件，以通过使用GaAs衬底来改善尺寸和经济成本。 用于低温测量的半导体器件包括GaAs半绝缘衬底（1），通过在GaAs半绝缘衬底（1）中注入Si离子形成的沟道层（2），离子注入部分（3a，3b） ）分别连接到用于将离子注入沟道层（2）的沟道层（2）的两端，分别与离子注入部分（3a，3b）连接的第一电阻电极部分（4a，4b），层间电介质 （5）上形成的第二电极（6），以及形成在所述层间电介质（5）上的具有不同功能的晶体管（7），所述电阻电极部分（4a，4b） GaAs半绝缘衬底（1）。

公开(公告)号：KR100261305B1

公开(公告)日：2000-07-01

申请号：KR1019970069499

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 양전욱 ,  문재경 ,  오응기 ,  이재진 ,  편광의

IPC: H01L29/78

CPC classification number: H01L29/66856 ,  H01L29/812

Abstract: PURPOSE: A method for manufacturing a vertical channel transistor is provided to improve the characteristic of a gate by reducing the density of impurities at an area which makes contact with the gate. CONSTITUTION: A high density impurity area is formed by selectively implanting a high density dopant into a semiconductor substrate(11). After depositing an insulating layer on an entire surface of the semiconductor substrate(11), the insulating layer and the semiconductor substrate(11) are sequentially etched. Then, low density impurities are implanted to form a vertical channel layer(16) on the semiconductor substrate(11). In addition, low density impurities are implanted by using an ion implanting mask so as to form a drain area. An ohmic contact layer is selectively formed in the drain area after activating the dopant. Then, a gate metal is deposited on the etched substrate. An ohmic contact layer and a metal wiring(23) are formed on the source area.

Abstract translation: 目的：提供一种用于制造垂直沟道晶体管的方法，以通过降低与栅极接触的区域处的杂质密度来提高栅极的特性。 构成：通过将高密度掺杂剂选择性地注入到半导体衬底（11）中形成高密度杂质区域。 在半导体衬底（11）的整个表面上沉积绝缘层之后，依次蚀刻绝缘层和半导体衬底（11）。 然后，注入低密度杂质以在半导体衬底（11）上形成垂直沟道层（16）。 此外，通过使用离子注入掩模注入低密度杂质以形成漏极区域。 在激活掺杂剂之后，在漏极区域中选择性地形成欧姆接触层。 然后，在蚀刻的衬底上沉积栅极金属。 欧姆接触层和金属布线（23）形成在源极区域上。

公开(公告)号：KR100249835B1

公开(公告)日：2000-03-15

申请号：KR1019970069504

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  양전욱 ,  이재진

IPC: H01L21/336

Abstract: 본 발명은 반도체 기판 상에 제1 유전막과 제2 유전막과의 두께 및 식각 선택비가 서로 다르며, 제2 유전막에 비해 매우 큰 식각 선택비를 갖는 제1 유전막으로 구성된 2중층 유전박막을 순차적으로 증착하고, 결과물 상에 미세 형상의 게이트 길이를 갖을 T-형 게이트의 뿌리(root) 형상에 상응하는 양성 감광막패턴을 형성하며, 상기 감광막 패턴을 마스크로 이용한 상기 2중층 유전막의 건식 식각을 통하여 선택 식각율에 비례한 크기를 갖는 제2 유전막의 개구부와 제1 유전막의 광폭식각부를 동시에 형성하고, T-형상 게이트의 머리부분과 반대의 형상을 갖으며 음의 기울기를 갖는형상반전 감광막 패턴을 마스크로 이용하여 게이트 금속을 증착하여 T-형상 게이트를 형성한다. 본 발명에 따르면, 2중층 유전체 박막의 선택 식각비를 이용하여 게이트 길이를 쉽게 조절함과 아울러 반도체 표면을 보호하며, 선택 식각율의 차이를 통한 측면식각(undercut)을 이용하여 소오스-게이트 사이의 기생 캐패시턴스를 줄일 수 있으며, 또한, 게이트 금속으로서 내화 금속을 사용하여 열적 안정성이 우수한 T-형상의 게이트를 형성할 수 있다.

公开(公告)号：KR1019990050385A

公开(公告)日：1999-07-05

申请号：KR1019970069504

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  양전욱 ,  이재진

IPC: H01L21/336

Abstract: 본 발명은 반도체 기판 상에 제1 유전막과 제2 유전막과의 두께 및 식각 선택비가 서로 다르며, 제2 유전막에 비해 매우 큰 식각 선택비를 갖는 제1 유전막으로 구성된 2중층 유전박막을 순차적으로 증착하고, 결과물 상에 미세 형상의 게이트 길이를 갖을 T-형 게이트의 뿌리(root) 형상에 상응하는 양성 감광막패턴을 형성하며, 상기 감광막 패턴을 마스크로 이용한 상기 2중층 유전막의 건식 식각을 통하여 선택 식각율에 비례한 크기를 갖는 제2 유전막의 개구부와 제1 유전막의 광폭식각부를 동시에 형성하고, T-형상 게이트의 머리부분과 반대의 형상을 갖으며 음의 기울기를 갖는형상반전 감광막 패턴을 마스크로 이용하여 게이트 금속을 증착하여 T-형상 게이트를 형성한다. 본 발명에 따르면, 2중층 유전체 박막의 선택 식각비를 이용하여 게이트 길이를 쉽게 조절함과 아울러 반도체 표면을 보호하며, 선택 식각율의 차이를 통한 측면식각(undercut)을 이용하여 소오스-게이트 사이의 기생 캐패시턴스를 줄일 수 있으며, 또한, 게이트 금속으로서 내화 금속을 사용하여 열적 안정성이 우수한 T-형상의 게이트를 형성할 수 있다.

公开(公告)号：KR100204067B1

公开(公告)日：1999-06-15

申请号：KR1019960061701

申请日：1996-12-04

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오응기 ,  박철순 ,  편광의

IPC: H01L21/334

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래의 기술은 여러 단계의 전류흐름 상태를 갖도록 하기 위하여 여러 개의 소자로 구성되기 때문에 그 구성 및 공정이 복잡하고, 특성 또한 우수하지 못할 뿐만 아니라, 게이트 전압 변화에 대한 여유도가 작은 출력 특성을 나타내는 문제점이 있었음.
3. 발명의 해결방법의 요지
전계효과 트랜지스터의 드레인과 게이트 아래의 채널 사이의 도전층에 절연층을 삽입함으로써 드레인과 게이트 사이에서 채널층과 절연층 채널층이 반복되도록 구성하여 인가된 게이트 전압의 크기에 다라 절연층에 의해 게이트와 드레인 사이에 있는 구분된 채널이 선택되도록하여 여러 단계의 전류흐름 상태를 만들 수 있는 전계 효과 트랜지스터 제조 방법을 제공하고자 함.
4. 발명의 중요한 용도
게이트 전압에 따라 전류의 흐름을 선택할 수 있는 스위칭 회로에 이용됨.

公开(公告)号：KR100163742B1

公开(公告)日：1998-12-01

申请号：KR1019940036029

申请日：1994-12-22

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오응기 ,  이진희 ,  박철순

IPC: H01L21/336

Abstract: 본 발명은 반도체 장치의 제조방법에 있어서, 개선된 T형 게이트를 형성하는 방법에 관한 것이다.
본 발명에 의해 제작된 공중교각(airbridge) 형태의 T-게이트에 의하면, 게이트 금속이 화학적인 방법으로 증착된 절연막에 의해 접촉되기 때문에 종래의 포토레지스트와 게이트 금속 사이에서 나타날 수 있는 계면에 따른 측면방향의 Au 성장을 억제할 수 있으며, 금속선 간의 단락의 발생을 방지할 수 있기 때문에 금속선 간의 간격을 줄일 수 있다.
또한, 공정을 안정화시킴과 아울러 단순화시킬 수 있기 때문에 수율을 향상시킬 수 있다.

公开(公告)号：KR1019980050964A

公开(公告)日：1998-09-15

申请号：KR1019960069812

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 박철순 ,  윤경식 ,  양전욱 ,  오응기 ,  이창석

IPC: H03K23/00

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다이나믹 주파수 분주기.
2. 발명이 해결하려고 하는 기술적 과제
저주파에서의 동작 특성 저하를 개선하기 위한 다이나믹 분주기를 제공함.
3. 발명의 해결방법의 요지
제1의 인버터와 상기 인버터에 입력과 출력에 다른 인버터를 교차로 연결시킨 제 1의 래치단과 통과 트랜지스터, 그리고 제2의 인버터와 상기 인버터에 연결된 제 2의 래치단, 그리고 제3의 인버터와 통과 트랜지스터로 구성하고, 이에 따라 종래의 다이나믹 분주기의 인버터에 또 다른 인버터의 입출력을 교차 접속시켜 구성된 래치가 구동 트랜지스터의 게이트-소오스간 캐패시턴스의 충방전에 의한 신호 지연작용을 래치단이 수행하도록 함.
4. 발명의 중요한 용도
저주파에서도 동작이 가능한 주파수 분주기.

公开(公告)号：KR1019980046585A

公开(公告)日：1998-09-15

申请号：KR1019960064945

申请日：1996-12-12

Applicant: 한국전자통신연구원

Inventor： 오응기 ,  양전욱 ,  박철순 ,  편광의

IPC: H01L31/09

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
광검출기 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
비교적 낮은 제작 단가로 기판에 수직으로 입사한 빛을 효과적으로 흡수할 수 있는 구조를 갖으며 기존의 집적회로 제작 공정과 양립할 수 있는 적외선 감지 광검출기 및 그 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
제1 도전형의 화합물 반도체 기판; 소정부위의 상기 제1 도전형의 화합물 반도체 기판내에 일정간격을 두고 상기 제1 도전형의 화합물 반도체 기판과 반대형의 불순물이 이온주입된 도핑된 초격자 영역; 상기 도핑된 초격자 영역의 수직한 양단에 형성된 제1 컬렉터 영역 및 제1 에미터 영역; 상기 제1 컬렉터 영역 및 제1 에미터 영역상에 형성된 각각의 제1 컬렉터 전극 및 제1 에미터 전극; 상기 도핑된 초격자 영역의 수평 방향으로 소정거리 이격되어 위치한 제2 컬렉터 영역 및 제2 에미터 영역; 및 상기 제2 컬렉터 영역 및 제2 에미터 영역상에 형성된 각각의 제2 컬렉터 전극 및 제2 에미터 전극을 구비하여 이루어진 적외선 감지 광검출기를 제공하고자 함.
4. 발명의 중요한 용도
광검출기 제조 공정에 이용됨.

公开(公告)号：KR1019970030931A

公开(公告)日：1997-06-26

申请号：KR1019950040300

申请日：1995-11-08

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오응기 ,  박병선 ,  이진희 ,  윤형섭 ,  박철순

IPC: H01L29/772

Abstract: 본 발명은 도금을 이용하여 저저항금속을 중첩시키는 MESFET 게이트 금속 중첩방법에 관한 것이다.
본 발명은 MESFET에 게이트 금속이 드러나도록 절연박막으로 평탄화시키는 제1공정; 기저금속을 증착하는 제2공정; 포토레지스트로 게이트 영역을 정의하는 제3공정; 기저금속을 식각하고 포토레지스트를 열처리하여 도금하기 위한 영역을 분리하는 제4공정; 저저항 금속을 도금하는 제5공정; 포토레지스트를 제거하는 제6공정; 기저금속을 제거하는 제7공정을 포함한다.
E-beam을 이용하지 않고 T-형의 게이트와 배선금속을 형성하기 때문에 생산성을 향상시킬 수 있으며, 도금에 의해 배선금속이 만들어지기 때문에 리프트-오프에 의한 배선공정에 비해 생산원가를 줄일 수 있는 동시에 게이트의 형상이 대칭으로 형성되는 효과가 있다.

公开(公告)号：KR1019970024284A

公开(公告)日：1997-05-30

申请号：KR1019950036681

申请日：1995-10-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 오응기 ,  양전욱 ,  박철순

IPC: H01L29/78 ,  H01L21/336

Abstract: 본 발명은 T형 게이트와 자기정렬 LDD 구조를 갖는 MESFET의 제조방법에 관한 것으로서, 양측에 소오스 및 드레인 영역이 형성된 채널영역의 소정 부분에 캡층을 이용하여 역메사부분을 형성하고, 상기 역메사부분을 마스크로 이용하여 소오스 및 드레인 영역과 채널 영역 사이에 작은 에너지와 저농도로 이온주입하여 소오스 쪽 보다 드레인 쪽이 넓은 저농도 소오스 및 드레인 영역을 형성하며, 상기 역메사부분의 표면이나 역메사부분을 제거하여 형성된 홈에 T형 게이트 전극을 저농도 소오스 및 드레인 영역과 접촉되지 않게 형성한다. 따라서, 저농도 드레인 영역이 넓으므로 드레인 항복 전압이 향상되며, T형 게이트 전극에 의해 게이트저항이 감소되므로 소자의 고주파특성 및 잡음특성을 향상시킬 수 있고, 게이트 전극과 저농도 소오스 및 드레인 영역이 접촉되는 것을 방지하므로 누설전류가 발생되는 것을 방지하며, 또한, 역메사부분 형성시 식각에 의한 채널층의 두께를 조절할 수 있으므로 게이트의 길이와 채널층의 두께의 비를 크게하여 숏채널 효과를 줄인다.