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公开(公告)号：KR1019930014035A
公开(公告)日：1993-07-22
申请号：KR1019910025366
申请日：1991-12-30
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: 본 발명은 캐쉬메모리의 디렉터리에 관한 것으로서, 캐쉬메모리의 태그와 상태정보를 저장하는 캐쉬디렉터리에 있어서, 프로세서로부터 제공되는 액세스할 데이타의 상위어드레스(H-Add)와 하위어드레스(L-Add)를 분리하여 받아들여 저장된 태그데이타와 상기 상위 어드레스(H-Add)를 비교한 후 그 결과를 저장하고 출력하는 태그메모리(10)와, 상기 프로세서로부터 제공되는
신호를 받아들여 상태비교 입력(SCI)데이타 신호를 발생시키는 상태비교 입력발생부(30)및, 상기 프로세서로부터 제공되는 상기 하위어드레스(L-Add)와 상기 상태비교 입력발생부(30)로부터 제공되는 상기 상태비교 입력데이타를 받아들여 비교한 후 그 결과를 저장하고 출력하는 상태메모리(20)를 포함하는 것을 특징으로 한다.-
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公开(公告)号：KR1019920009442B1
公开(公告)日：1992-10-16
申请号：KR1019900021864
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/12
Abstract: The snoop controller generates control signal necessary for cache coherence protocol according to address signals related to memory cycle within one period of timer pulse. The controller includes a write address comparators (2-5) for comparing bus address signal with write back address signal detected at every rising edge of control signal to generate write address match signal, read address comparators (10-13) for comparing bus address signal with read address signal detected at every vising edge of timing pulses to generate read address match signal, a first program enable memory (15) for generating bus parity error signal and acting signal according to bus address space signal, bus address enable signal, and snoop action stop signal, a second program enable memory (16) for generating write back going signal and a third program enable memory (17) for generating state memory write enable signal and data input signal.
Abstract translation: 侦听控制器根据与定时器脉冲的一个周期内的存储器周期相关的地址信号，产生高速缓存一致性协议所需的控制信号。 控制器包括用于比较总线地址信号和在控制信号的每个上升沿检测到的回写地址信号以产生写入地址匹配信号的写入地址比较器（2-5），用于比较总线地址信号的读取地址比较器（10-13） 具有在定时脉冲的每个边缘处检测到读取地址信号以产生读取地址匹配信号;第一编程使能存储器（15），用于根据总线地址空间信号，总线地址使能信号和窥探产生总线奇偶校验错误信号和作用信号 动作停止信号，用于产生回写信号的第二程序使能存储器（16）和用于产生状态存储器写使能信号和数据输入信号的第三程序使能存储器（17）。
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公开(公告)号：KR100204565B1
公开(公告)日：1999-06-15
申请号：KR1019960065758
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 바운더리 스캔 입출력 신호 연결 제어장치에 관한 것으로, JTAG(Joint Test Action Group)가 제안하는 IEEE 1149.1 시험 구조 표준을 만족하는 바운더리스캔(Boundary Scan)기능이 내장된 칩들이 다수개 장착된 보드에서, 각 칩들의 바운더리 스캔 경로를 일렬로 연결할 때, 연결되는 순서와 연결 경로의 포함 여부를 임의로 구성 및 변경할 수 있도록 하여, 임의의 바운더리 스캔 경로를 설정할 수 있어 시험성, 편의성, 신뢰성이 우수한 바운더리 스캔 입출력 신호 연결 제어장치가 개시된다.
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Patent Agency Ranking
公开(公告)号：KR100135927B1
公开(公告)日：1998-06-15
申请号：KR1019940030614
申请日：1994-11-21
Applicant: 한국전자통신연구원
Abstract: 본 발명은 다수개의 프로세서(CPU)가 버스를 통하여 메인 메모리에 연결된 다중 프로세서 시스템에 관한 것으로 특히, 각각의 프로세서 보드마다 독특한 기능을 수행하기 위한 중앙처리장치와, 어드레스 버스와 데이타 버스 및 제어 버스로 상기 중앙처리장치와 연결되어 상기 시스템 버스를 통하여 메인 메모리 액세스 동작을 수행하는 버스 정합부와, 상기 제어버스와 어드레스 버스에 연결되고 입력되는 어드레스와 제어 정보를 해독하여 메모리 액세스 사이클을 제어하는 소정갯수의 제어신호를 발생시키는 메모리 제어부와, 상기 데이타 버스를 통하여 상기 중앙처리장치와 연결되어 상기 메모리 제어부의 제어신호에 따라 데이타를 저장 또는 출력하는 레지스터 및 상기 레지스터에 저장되어 있는 데이타와 상기 데이타 버스를 통하여 입력되는 데 이타를 비교하여 상기 메모리 제어부에 입력하는 비교기를 포함하는 것을 특징으로 하는 다중 프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치를 제공하여 불필요한 동작의 수행을 방지할 수 있는 효과가 있다.
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公开(公告)号：KR1019970029121A
公开(公告)日：1997-06-26
申请号：KR1019950045771
申请日：1995-11-30
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 프로세서들을 병렬로 연결하여 많은 량의 컴퓨터 작업을 처리하기 위한 대단위 병렬 처리 컴퓨터 시스템에서의 메모리에 관한 것으로 특히, 네트워크와 데이타의 송수신 기능을 수행하는 네트워크 인터페이스(1)에 연결되어 네트워크 인터페이스(1)를 통하여 송수신되는 DRAM 메모리(2)의 데이타를 일시 저장하는 네트워크 큐(20)와; 프로세서 노드 내부의 프로세서(P)들과 시스템 버스(P-Bus)로 연결되어 버스로의 접근을 위한 데이타를 저장하거나 전송하는 버스 큐(30); 및 프로세서 노드 내부의 일반적인 DRAM 제어로직과 연결되어 DRAM 접근을 요구하며, DRAM 메모리(2)과 연결된 데이타의 흐름을 두갈래로 나누어 마치 이중 포트를 가진 것처럼 동작하게 하고, 양쪽에서 발생되는 메모리 접근에 대한 중재를 하고 네트워크와 시스템 버스에 연결되는 각각의 큐(20,30)를 제어하는 이중 경로 제어기(10)를 포함하는 것을 특징으로 하는 병렬 컴퓨터 시스템에서의 메모리 제어장치를 제공하여 단일 포트의 DRAM을 듀얼 포트의 메모리 소자인 것처럼 사용할 수 있으므로 시스템의 설치비용을 절감할 수 있으며, 동시에 시스템의 성능을 향상시키는 효과가 있다.
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公开(公告)号：KR1019960015586B1
公开(公告)日：1996-11-18
申请号：KR1019940012745
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: judging(27) whether the clock inputted to a multiprocessor interrupt requester(3) is a rising edge, and continuing to judge until the clock become a rising edge; judging(28) whether a transfer failure interrupt(TFINT) is not asserted and is in the state of CHECK, and in the state of transfer error and finite retry and retry out, and the transfer failure interrupt asserting is enabled if the clock is in rising edge; informing(29) a processor(1) of the transfer failure through a processor interface circuit(2); judging(30) whether TFINT signal is "1", and TMR(6) and CSR(7) is read; and cancelling by making TFINT signal "0" and returning to the step of (27) if the condition of judgement(30) is satisfied, and returning to the step of (27) if the condition of judgement(30) is not satisfied.
Abstract translation: 判断（27）输入到多处理器中断请求者（3）的时钟是否是上升沿，并且继续判断直到时钟变为上升沿; 判断（28）转移失败中断（TFINT）是否未被断言并处于CHECK状态，并处于传输错误和有限重试状态，并重试，如果时钟为 上升边缘 通过处理器接口电路（2）通知（29）所述传送失败的处理器（1）; 判断（30）TFINT信号是否为“1”，读取TMR（6）和CSR（7） 如果满足判断条件（30），则通过使TFINT信号“0”取消并返回步骤（27），并且如果不满足判断条件（30），则返回步骤（27）。
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公开(公告)号：KR1019960018958A
公开(公告)日：1996-06-17
申请号：KR1019940030614
申请日：1994-11-21
Applicant: 한국전자통신연구원
Abstract: 본 발명은 다수개의 프로세서(CPU)가 버스를 통하여 메인 메모리에 연결된 다중 프로세서 시스템에 관한 것으로 특히, 각각의 프로세서 보드마다 독특한 기능을 수행하기 위한 중앙처리장치와, 어드레스 버스와 데이타 버스 및 제어 버스로 상기 중앙처리장치와 연결되어 상기 시스템 버스를 통하여 메인메모리 액세스동작을 수행하는 버스정합부와, 상기 제어버스와 어드레스 버스에 연결되고 입력되는 어드레스와 제어 정보를 해독하여 메모리 액세스 사이클을 제어하는 소정갯수의 제어신호를 발생시키는 메모리 제어부와, 상기 데이타 버스를 통하여 상기 중앙처리장치와 연결되어 상기 메모리 제어부의 제어신호에 따라 데이타를 저장 또는 출력하는 레지스터 및 상기 레지스터에 저장되어 있는 데이타와 상기 데이타 버스를 통하여 입력되는 데이 타를 비교하여 상기 메모리 제어부에 입력하는 비교기를 포함하는 것을 특징으로 하는 다중프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치를 제공하여 불필요한 동작의 수행을 방지할 수 있는 효과가 있다.
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