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公开(公告)号：KR101331207B1
公开(公告)日：2013-11-20
申请号：KR1020100029810
申请日：2010-04-01
Applicant: 한국전자통신연구원
IPC: G05F1/56
Abstract: 레퍼런스 전압 공급 회로가 개시된다. 본 발명의 일 실시예에 따르면, 제1 입력 전압 및 피드백된 제1 레퍼런스 전압을 증폭하는 제1 증폭기, 제2 입력 전압 및 피드백된 제2 레퍼런스 전압을 증폭하는 제2 증폭기, 상기 제1 및 제2 증폭기의 출력신호에 따라 상기 제1 레퍼런스 전압 및 제2 레퍼런스 전압을 발생시켜 상기 제1 및 제2 증폭기로 피드백시키는 레퍼런스 전압 발생부, 및 입력되는 펄스 신호에 따라 온/오프(on/off)되어 전원단자와 그라운드 사이에 흐르는 전류를 도통 또는 차단시키는 글리치(glitch) 제거부를 포함하는 것을 특징으로 하는 레퍼런스 전압 공급 회로가 제공된다.
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公开(公告)号：KR1020110049522A
公开(公告)日：2011-05-12
申请号：KR1020090106571
申请日：2009-11-05
Applicant: 한국전자통신연구원
IPC: H03M1/38
CPC classification number: H03M1/0836 , H03M1/168
Abstract: PURPOSE: A pipeline analog/digital converter is provided to reduce power consumption and chip area of pipeline ADC by minimizing sampling error without using SHA in a pipeline ADC. CONSTITUTION: A sub ranging ADC converts an analog signal to a digital signal. A digital correcting circuit outputs a digital signal by correcting a digital signal outputted from sub ranging ADC. A clock signal generator(350) offers the first and the second clock signal to the ADC. A sampling error reducing unit(360) reduces the sampling error at the first sub ranging ADC. The first sub ranging ADC is composed of the flash ADC and MDAC(Multiplying Digital-to-Analog Converter).
Abstract translation: 目的：提供流水线模拟/数字转换器，通过最小化采样误差来降低流水线ADC的功耗和芯片面积，而不需要在流水线ADC中使用SHA。 构成：子范围ADC将模拟信号转换为数字信号。 数字校正电路通过校正从子测距ADC输出的数字信号来输出数字信号。 时钟信号发生器（350）向ADC提供第一和第二时钟信号。 采样误差减少单元（360）降低了第一个子测距ADC的采样误差。 第一个子测距ADC由闪存ADC和MDAC（乘法数模转换器）组成。
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公开(公告)号：KR1020110011515A
公开(公告)日：2011-02-08
申请号：KR1020100026365
申请日：2010-03-24
Applicant: 한국전자통신연구원
CPC classification number: H03M1/1023 , H03M1/0607 , H03M1/48 , H03M2201/615 , H03M2201/6318
Abstract: PURPOSE: An offset voltage compensation circuit is provided to compensate for an offset voltage in a digital analog converter by applying a signal which enables an offset voltage compensation mode to the front end of the digital analog converter. CONSTITUTION: A comparator(220) outputs comparison result between two comparison voltages. An up/down counter(231) outputs an up-counted or down-counted output signal according to the output signal of the comparator. A current digital to analog converter(233) controls the size of the comparison voltage by controlling a current which flows into a node according to the output signal of the up/down counter. A digital to analog converter(210) is installed in the front end of the comparator. The comparator receives the output signal of the digital analog converter as an input signal.
Abstract translation: 目的：提供一个偏移电压补偿电路，通过施加一个使能偏移电压补偿模式到数字模拟转换器前端的信号来补偿数字模拟转换器中的失调电压。 构成：比较器（220）输出两个比较电压之间的比较结果。 升/降计数器（231）根据比较器的输出信号输出上计数或递减计数的输出信号。 当前的数模转换器（233）通过根据上/下计数器的输出信号控制流入节点的电流来控制比较电压的大小。 数模转换器（210）安装在比较器的前端。 比较器接收数字模拟转换器的输出信号作为输入信号。
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公开(公告)号：KR1020100073035A
公开(公告)日：2010-07-01
申请号：KR1020080131613
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: H03F3/45475 , H03F3/45968 , H03F2203/45212
Abstract: PURPOSE: A high speed multi-voltage comparator is provided to reduce the output recovery time by resetting the output of each pre-amplifier with a reset switch. CONSTITUTION: A multi-stage amplifier is formed by interlinking a plurality of pre-amplifiers(A21-A23) as multi-stage. A latch(L) is connected to an output terminal of the multi-stage amplifier. A plurality of capacitors(C1-C6) stores voltages outputted from pre-amplifiers. A plurality of offset removal switches is connected to the output terminals of pre-amplifiers. The offset removal switches removes offset in the outputs of pre-amplifiers. A plurality of reset switches is connected to the output terminals of pre-amplifiers. The reset switches reset the outputs of pre-amplifiers. Offset removal switches and reset switches connected to the output terminals of pre-amplifiers act in response to the clock which each other does not put one upon another.
Abstract translation: 目的：提供高速多电压比较器，通过复位开关复位每个前置放大器的输出来减少输出恢复时间。 构成：通过将多个前置放大器（A21-A23）互连为多级而形成多级放大器。 锁存器（L）连接到多级放大器的输出端子。 多个电容器（C1-C6）存储从前置放大器输出的电压。 多个偏移去除开关连接到前置放大器的输出端子。 偏移去除开关消除前置放大器输出端的偏移。 多个复位开关连接到前置放大器的输出端子。 复位开关复位前置放大器的输出。 连接到前置放大器的输出端子的偏移去除开关和复位开关响应于彼此不彼此放置的时钟而起作用。
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公开(公告)号：KR1020100038755A
公开(公告)日：2010-04-15
申请号：KR1020080097842
申请日：2008-10-06
Applicant: 한국전자통신연구원
CPC classification number: H03M1/162
Abstract: PURPOSE: According to the resolution which the algorithm A-D converter is required, the power consumption of the algorithm ADC(Analog to Digital Converter) is minimized by dynamically reducing the bandwidth of the operational amplifier included in MDAC(Multiplying Digital-to-Analog Converter). CONSTITUTION: A flash a DC(310) is composed of the structure of holding in common the preprocessing amplifier. The flash a DC changes the analog input signal into the digital signal. The MDAC(350) is composed of the first and the second digital-to-analog C, and subtract and operational amplifier. MDAC again changes the residual voltage transformed in the flash a DC into the analog signal, the bandwidth control signal generator(360) outputs the bandwidth control signal which becomes according to the required resolution to the operational amplifier of MDAC.
Abstract translation: 目的：根据需要算法AD转换器的分辨率，通过动态降低包含在MDAC（乘法数模转换器）中的运算放大器的带宽，算法ADC（模数转换器）的功耗最小化， 。 构成：闪光灯DC（310）由保持预处理放大器的结构组成。 闪光灯一个DC将模拟输入信号改变成数字信号。 MDAC（350）由第一和第二数字模拟C和减法运算放大器组成。 MDAC再次将闪速DC变换的残余电压改变为模拟信号，带宽控制信号发生器（360）将根据所需分辨率变化的带宽控制信号输出到MDAC的运算放大器。
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Patent Agency Ranking
公开(公告)号：KR100937403B1
公开(公告)日：2010-01-19
申请号：KR1020070100603
申请日：2007-10-05
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03G1/0094 , H03F3/005 , H03F3/45475
Abstract: 본 발명은 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기에 관한 것으로, 본 발명에 따르면, 샘플링 위상과 증폭 위상에서 샘플링 커패시터를 공유하여 사용함으로써 커패시터 부정합에 따른 전압 이득 오차를 감소시킬 수 있고, 단위 커패시터 배열을 사용하여 회로의 설계 및 레이아웃을 단순화시킬 수 있는 효과가 있다. 또한, 본 발명에 따르면, 필요에 따라 전압 이득을 1 미만 또는 1 이상으로 간단하게 제어할 수 있으며, 상대적으로 큰 궤환 인자에 의해 전력소모와 kT/C 노이즈를 감소시켜 이득 증폭 성능을 개선시킬 수 있는 효과가 있다.
가변 이득 증폭기, 스위치드-커패시터, 궤환인자, 단위 커패시터 배열-
公开(公告)号：KR1020090038679A
公开(公告)日：2009-04-21
申请号：KR1020070104108
申请日：2007-10-16
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1225 , H03M1/167
Abstract: An apparatus and a method for algorithmic digital analog converting are provided to reduce the electricity of being used in the algorithmic digital-to-analog changing apparatus. An algorithmic digital to analog converter comprises an SHA(101), an MDAC(Multiplying Digital Analog Converter)(103), the first, second, and third flash ADCs(105,107,109) and a digital correction circuit(111). The SHA samples the analog signal received from the outside and holds and outputs. The MDAC calculates the difference of the analog signal of the former step and the digital signal of the current step, and delivers the to the next step. The first, second and third flash ADCs convert the analog signal outputted from the MDAC into the digital signal and output the first digital signal to the MDAC. The digital correction circuit corrects the signal outputted from the flash ADC and outputs the digital signal of the overlapped n-bit.
Abstract translation: 提供了一种用于算法数字模拟转换的装置和方法，以减少在算法数模转换装置中使用的电能。 算法数模转换器包括SHA（101），MDAC（乘法数字模拟转换器）（103），第一，第二和第三闪存ADC（105,107,109）和数字校正电路（111）。 SHA对从外部接收的模拟信号进行采样并保持和输出。 MDAC计算前一步骤的模拟信号与当前步骤的数字信号的差异，并传送到下一步。 第一，第二和第三闪存ADC将从MDAC输出的模拟信号转换为数字信号，并将第一数字信号输出到MDAC。 数字校正电路校正从闪存ADC输出的信号，并输出重叠n位的数字信号。
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公开(公告)号：KR100850749B1
公开(公告)日：2008-08-06
申请号：KR1020060121756
申请日：2006-12-04
Applicant: 한국전자통신연구원
IPC: H03M1/44
Abstract: 본 발명은 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기에 관한 것으로, 본 발명에 따른 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기는, 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA; 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 n+1개의 B-비트 플래시 ADC(Analog-to-Digital Converter); 상기 B-비트 플래시 ADC로부터 출력되는 디지털 신호와 이전 단의 출력신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 n개의 B-비트 MDAC(Multiplying Digital-to-Analog Converter); 및 해상도(Dres)와 동작주파수(Ds)에 따라 상기 플래시 ADC 및 상기 MDAC을 제어하는 n비트의 제어신호(D
C1 ~D
Cn )를 생성하는 모드 제어 회로를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 요구되는 해상도와 동작주파수에 따라 파이프라인의 단수와 신호 경로를 제어하여 동작 모드를 변경시킴으로써 해당 동작 조건에서의 전력소모를 최소화하고 다양한 방식의 신호처리가 가능하게 되는 효과가 있다.
아날로그-디지털 변환기 (analog-to-digital converter), 프로그래머블 (programmable), 파이프라인 (pipeline), 재구성형 (reconfigurable)-
公开(公告)号：KR100850747B1
公开(公告)日：2008-08-06
申请号：KR1020060123205
申请日：2006-12-06
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/0678 , H03M1/162
Abstract: 본 발명은 알고리즘 아날로그-디지털 변환기에 관한 것으로, 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 출력을 얻어내고 그 디지털 출력신호를 더하여 최종 출력값을 얻어냄으로써, 캐패시터에 의한 부정합요소를 제거하여 캐패시터 부정합에 의한 선형성 제한을 최소화할 수 있는 것을 특징으로 한다. 또한, 본 발명의 알고리즘 아날로그-디지털 변환기는, 높은 해상도를 요구하는 주기에서는 동작주파수를 느리게 하고, 낮은 해상도를 요구하는 주기에서는 동작주파수를 빠르게 함으로써, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 하여 전력소모를 최소화할 수 있는 것을 특징으로 한다.
아날로그-디지털 변환기, ADC, analog-to-digital converter, 알고리즘, Algorithmic-
公开(公告)号：KR1020080050885A
公开(公告)日：2008-06-10
申请号：KR1020060121756
申请日：2006-12-04
Applicant: 한국전자통신연구원
IPC: H03M1/44
Abstract: A multi-bit pipeline analog-to-digital converter changing an operation mode is provided to minimize a power consumption of the ADC by changing the operation mode of the ADC according to a required resolution and an operation frequency. A multi-bit pipeline analog-to-digital converter includes an SHA(10), n+1 B-bit flash ADCs(Analog Digital Converters)(20), n B-bit MDACs(30), and a mode control circuit(50). The SHA(Sampling and Holding Apparatus) samples and holds an input analog voltage. The B-bit flash ADCs receive analog signals, convert the received signals to a digital signal, and output the result. The B-bit MDACs(Multiplying Digital to Analog Converters) convert a difference between the digital signal from the B-bit flash ADC and a previous output signal to an analog signal, and output the result. The mode control circuit generates an n-bit control signal for controlling the flash ADC and the MDAC according to a resolution and an operation frequency.
Abstract translation: 提供改变操作模式的多位流水线模数转换器，以通过根据所需分辨率和操作频率改变ADC的操作模式来最小化ADC的功耗。 多位流水线模数转换器包括SHA（10），n + 1个B位闪存ADC（模拟数字转换器）（20），n个B位MDAC（30）和模式控制电路 50）。 SHA（采样和保持设备）采样并保持输入模拟电压。 B位闪存ADC接收模拟信号，将接收的信号转换为数字信号，并输出结果。 B位MDAC（乘法数字到模拟转换器）将来自B位闪存ADC的数字信号与先前的输出信号之间的差值转换为模拟信号，并输出结果。 模式控制电路根据分辨率和操作频率产生用于控制闪存ADC和MDAC的n位控制信号。
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