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公开(公告)号：KR101201892B1
公开(公告)日：2012-11-16
申请号：KR1020090072660
申请日：2009-08-07
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털-아날로그 변환기에 대한 것으로, 이 장치는 양의 변환부, 음의 변환부, 그리고 상기 양의 변환부 및 상기 음의 변환부의 출력을 입력받아 기준 전압과 비교하여 출력 전압을 생성하는 비교기를 포함하며, 상기 양의 변환부 및 상기 음의 변환부는 상위비트의 각 비트에 대응하는 복수의 비트 커패시터를 포함하는 상위비트 변환부, 하위비트의 각 비트에 대응하는 복수의 비트 커패시터를 포함하는 하위비트 변환부, 그리고 상기 상위비트 변환부 및 상기 하위비트 변환부를 직렬 연결하는 커플링 커패시터를 포함하며, 상기 양의 변환부 및 음의 변환부는 각 비트의 변환 시 동일한 오프셋을 갖도록 바이어스 전압을 인가받는다. 따라서 작은 면적으로 큰 해상도를 얻을 수 있으며, 커패시터의 개수를 줄일 수 있어 단위 커패시터의 정전용량을 최대화 할 수 있기 때문에 열 노이즈 및 소자의 부정합을 최소화 할 수 있다.
의사 차동 디지털-아날로그 변환기, 병합 커패시터, 순차 접근 아날로그-디지털 변환기-
公开(公告)号：KR1020100031831A
公开(公告)日：2010-03-25
申请号：KR1020080090653
申请日：2008-09-16
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A multi-stage successive approximation register analog to digital converter and an analog to digital conversion method thereof are provided to reduce analog to digital conversion time by improving an analog to digital conversion method. CONSTITUTION: A first SAR(Successive Approximation Register) ADC(300) changes a first analog input voltage to a n-bit digital. A second SAR ADC(310) changes the residual voltage of the first SAR ADC to a m-bit digital. The first SAR ADC changes the second analog input voltage to a digital during the residual voltage digital conversion period of the second SAR ADC.
Abstract translation: 目的：提供多级逐次逼近寄存器模数转换器及其模/数转换方法，以通过改进模数转换方法来减少模数转换时间。 构成：第一个SAR（逐次逼近寄存器）ADC（300）将第一个模拟输入电压更改为n位数字。 第二个SAR ADC（310）将第一个SAR ADC的残余电压改变为m位数字。 在第二个SAR ADC的剩余电压数字转换周期期间，第一个SAR ADC将第二个模拟输入电压改变为数字。
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公开(公告)号：KR1020100026839A
公开(公告)日：2010-03-10
申请号：KR1020080085999
申请日：2008-09-01
Applicant: 한국전자통신연구원
IPC: G05F3/24
CPC classification number: G05F3/30
Abstract: PURPOSE: A band gap reference voltage generator is provided to supply a reference voltage under 1V regardless of temperature variation while reducing the number of resistor which requires large area. CONSTITUTION: A band gap reference voltage generator includes a third and fourth resistance(R3-R4), a first and second bipolar transistor, and fourth and fifth NMOS transistor(M4-M5). The PMOS transistor has a gate and a source which are connected to a first node and a power terminal in common and has a drain connected to 2-4 nodes respectively. A feedback amplifier has inverting and non-inverting terminal which are connected to the second and third node respectively. The first and second bipolar transistor has emitters which are connected to a fifth node and the third node and has collector and base which are connected to the ground.
Abstract translation: 目的：提供带隙参考电压发生器，以提供低于1V的参考电压，而不管温度变化如何，同时减少需要大面积的电阻器的数量。 构成：带隙基准电压发生器包括第三和第四电阻（R3-R4），第一和第二双极晶体管以及第四和第五NMOS晶体管（M4-M5）。 PMOS晶体管具有栅极和源极，其共同连接到第一节点和电源端子，并且具有分别连接到2-4个节点的漏极。 反馈放大器具有分别连接到第二和第三节点的反相和非反相端子。 第一和第二双极晶体管具有连接到第五节点和第三节点并且具有连接到地的集电极和基极的发射极。
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公开(公告)号：KR1020090035358A
公开(公告)日：2009-04-09
申请号：KR1020070100603
申请日：2007-10-05
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03G1/0094 , H03F3/005 , H03F3/45475
Abstract: A switched capacitor variable gain amplifier is provided to reduce a voltage gain error due to capacitor mismatching by sharing a sampling capacitor in a sampling phase and an amplifying phase. A first sampling capacitor module(320A) and a second sampling capacitor module(320B) include a first sampling capacitor and a first variable capacitor and stores an input voltage in the sampling phase respectively. An operational amplifier amplifies the difference between input voltages in the amplifying phase. A first amplifying capacitor module(330A) and a second amplifying capacitor module(330B) share the first and second sampling capacitor modules and the first sampling capacitor and determine a voltage gain value of the input voltage according to the capacitance of a compensation capacitor, a second variable capacitor, and the shared first sampling capacitor. A plurality of sampling switches(340) and amplifying switches(350) are opened or closed in the sampling phase and the amplifying phase.
Abstract translation: 提供开关电容器可变增益放大器，以通过在采样阶段和放大阶段共享采样电容器来减少由于电容器失配引起的电压增益误差。 第一采样电容器模块（320A）和第二采样电容器模块（320B）包括第一采样电容器和第一可变电容器，并且分别在采样相位中存储输入电压。 运算放大器放大放大阶段的输入电压之差。 第一放大电容器模块（330A）和第二放大电容器模块（330B）共享第一和第二采样电容器模块和第一采样电容器，并根据补偿电容器的电容确定输入电压的电压增益值， 第二可变电容器和共享的第一采样电容器。 多个采样开关（340）和放大开关（350）在采样阶段和放大阶段被打开或关闭。
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公开(公告)号：KR1020090033980A
公开(公告)日：2009-04-07
申请号：KR1020070099082
申请日：2007-10-02
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03F3/45973 , H03F1/02 , H03F3/005 , H03F3/45475 , H03F2203/45136 , H03F2203/45514 , H04N5/335 , H04N5/378
Abstract: A dual CDS/PxGA(Correlated Double Sampling/Pixel Gain Amplifier) circuit is provided to obtain a wide variable gain by controlling the capacitance by the capacitor arrangement. A first sampling unit(310) samples a reset level and a data level of a first pixel. A second sampling unit(320) samples the reset level and the data level of a second pixel. An operational amplifier(330) receives a sampling value from the first sampling unit and the second sampling unit. The operational amplifier calculates the output signal of the first pixel and the output signal of the second pixel by using the sampling value and amplifies and outputs the calculated signal. The gain of the operational amplifier is decided based on the capacitance of the capacitors included in the first sampling unit and the second sampling unit.
Abstract translation: 提供双CDS / PxGA（相关双采样/像素增益放大器）电路以通过电容器布置控制电容来获得宽的可变增益。 第一采样单元（310）对第一像素的复位电平和数据电平进行采样。 第二采样单元（320）对第二像素的复位电平和数据电平进行采样。 运算放大器（330）从第一采样单元和第二采样单元接收采样值。 运算放大器通过使用采样值来计算第一像素的输出信号和第二像素的输出信号，并放大并输出计算出的信号。 运算放大器的增益基于包括在第一采样单元和第二采样单元中的电容器的电容来确定。
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Patent Agency Ranking
公开(公告)号：KR1020090013312A
公开(公告)日：2009-02-05
申请号：KR1020070077314
申请日：2007-08-01
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1245 , H03M1/002 , H03M1/44
Abstract: A control method of pipeline analog/digital converter and a pipeline analog/digital converter are provided to minimize sampling mismatch by controlling a sampling point. A pipeline analog/digital converter does not use a shear sample-and-hold amplifier. A first stage of the pipeline analog/digital converter comprises an A/D converter and a residual signal generator. The A/D converter(420) samples the analog input signal and produces first sampling value. The A/D converter amplifies the first sampling value and converses the first sampling value to corresponding digital code. The residual signal generator(410) samples an analog input signal at the same time with the sampling by the A/D converter and produces second sampling value. While the A/D converter amplifies the first sampling value, the residual signal generator holds the second sampling value. The residual signal generator produces the residual signal by using the second sampling value and digital code and delivers the generated residual signal to the second stage.
Abstract translation: 提供管线模拟/数字转换器和流水线模拟/数字转换器的控制方法，以通过控制采样点来最小化采样失配。 管道模拟/数字转换器不使用剪切采样和保持放大器。 管线模拟/数字转换器的第一级包括A / D转换器和残余信号发生器。 A / D转换器（420）对模拟输入信号进行采样并产生第一采样值。 A / D转换器放大第一采样值并将第一采样值转换为相应的数字码。 残余信号发生器（410）通过A / D转换器的采样同时对模拟输入信号进行采样，并产生第二采样值。 当A / D转换器放大第一采样值时，剩余信号发生器保持第二采样值。 剩余信号发生器通过使用第二采样值和数字码产生残余信号，并将产生的残留信号传送到第二级。
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公开(公告)号：KR100609382B1
公开(公告)日：2006-08-08
申请号：KR1020050034401
申请日：2005-04-26
Applicant: 한국전자통신연구원
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 표면에 산화막이 형성되고, 내부에 매립산화막층과 상기 매립산화막층의 하부에 수소매립층을 구비한 컨트롤 웨이퍼를 제작하는 단계와, 상기 컨트롤 웨이퍼의 산화막 상에 핸들 웨이퍼를 접합시키는 단계와, 상기 수소매립층 하부의 컨트롤 웨이퍼를 제거한 후 노출되는 컨트롤 웨이퍼를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 다중의 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，该方法包括在其表面上形成氧化膜，在其中形成埋入氧化膜层， 制造控制晶片的步骤，在控制晶片的氧化物膜上接合处理晶片的步骤，以及在除去氢包埋层下的控制晶片之后除去暴露的控制晶片的步骤， 由于不使用昂贵的化学机械抛光（CMP）工艺，可以制造多个具有相对简单且易于实施的工艺的SOI衬底以及高质量的均匀且超薄的薄膜特性。
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公开(公告)号：KR100609377B1
公开(公告)日：2006-08-08
申请号：KR1020050038732
申请日：2005-05-10
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, (a) 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 산화막을 형성하는 단계와, (b) 상기 매립산화막층보다 깊은 깊이의 상기 제1 웨이퍼에 수소매립층을 형성하는 단계와, (c) 상기 제1 산화막 상에 제2 웨이퍼를 접합시키는 단계와, (d) 상기 매립산화막층과 상기 수소매립층 사이의 제1 웨이퍼가 노출되도록 상기 수소매립층 하부의 제1 웨이퍼를 제거하는 단계와, (e) 상기 매립산화막층과 상기 산화막 사이의 제1 웨이퍼가 노출되도록 상기 단계(d)에서 노출된 상기 제1 웨이퍼 및 상기 매립산화막층을 순차적으로 제거하는 단계와, (f) 상기 단계(e)에서 노출된 상기 제1 웨이퍼의 소정 두께를 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，包括以下步骤：（a）在第一晶片上以预定深度形成掩埋氧化物层， （B）在比所述埋入氧化层深的深度处在所述第一晶片上形成氢埋层;（c）将第二晶片接合在所述第一氧化层上;以及 去除掩埋氧化层下的第一晶片以暴露掩埋氧化层和掩埋氧化层之间的第一晶片;（e）去除掩埋氧化层和掩埋氧化层之间的第一晶片， 依次去除在步骤（d）中暴露的第一晶片和掩埋氧化物层;以及（f）去除在步骤（e）中暴露的预定厚度的第一晶片， 现有 该过程是相对简单的，因为成本高，如化学机械抛光（CMP）工艺被施加不使用和容易地进行，并且可以产生具有超薄膜的特性的SOI衬底的影响的高品质和均一性。
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公开(公告)号：KR1020060067104A
公开(公告)日：2006-06-19
申请号：KR1020050038732
申请日：2005-05-10
Applicant: 한국전자통신연구원
IPC: H01L21/20
CPC classification number: H01L21/76251 , H01L21/76243
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, (a) 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 산화막을 형성하는 단계와, (b) 상기 매립산화막층보다 깊은 깊이의 상기 제1 웨이퍼에 수소매립층을 형성하는 단계와, (c) 상기 제1 산화막 상에 제2 웨이퍼를 접합시키는 단계와, (d) 상기 매립산화막층과 상기 수소매립층 사이의 제1 웨이퍼가 노출되도록 상기 수소매립층 하부의 제1 웨이퍼를 제거하는 단계와, (e) 상기 매립산화막층과 상기 산화막 사이의 제1 웨이퍼가 노출되도록 상기 단계(d)에서 노출된 상기 제1 웨이퍼 및 상기 매립산화막층을 순차적으로 제거하는 단계와, (f) 상기 단계(e)에서 노출된 상기 제1 웨이퍼의 소정 두께를 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온 -
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