公开(公告)号：GB2504900A

公开(公告)日：2014-02-12

申请号：GB201320648

申请日：2012-05-02

Applicant: IBM

Inventor： FAROOQ MUKTA G ,  GRAVES-ABE TROY L

IPC: H01L21/768 ,  H01L23/48

Abstract: A TSV can be formed having a top section via formed through the top substrate surface and a bottom section via formed through the bottom substrate surface. The top section cross section can have a minimum cross section corresponding to design rules, and the top section depth can correspond to a workable aspect ratio. The top section via can be filled or plugged so that top side processing can be continued. The bottom section via can have a larger cross section for ease of forming a conductive path therethrough. The bottom section via extends from the back side to the bottom of the top section via and is formed after the substrate has been thinned. The TSV can be completed by forming a conductive path after removing sacrificial fill materials from the joined top and bottom section vias.

公开(公告)号：CA2828498A1

公开(公告)日：2012-12-27

申请号：CA2828498

申请日：2012-06-19

Applicant: IBM

Inventor： ANDRY PAUL S ,  FAROOQ MUKTA G ,  HANNON ROBERT ,  IYER SUBRAMANIAN S ,  KINSER EMILY R ,  TSANG CORNELIA K ,  VOLANT RICHARD P

IPC: H01L21/28 ,  H01L21/768

Abstract: The present disclosure provides a thermo-mechanically reliable copper TSV and a technique to form such TSV during BEOL processing. The TSV constitutes an annular trench which extends through the semiconductor substrate. The substrate defines the inner and outer sidewalls of the trench, which sidewalls are separated by a distance within the range of 5 to 10 microns. A conductive path comprising copper or a copper alloy extends within said trench from an upper surface of said first dielectric layer through said substrate. The substrate thickness can be 60 microns or less. A dielectric layer having interconnect metallization conductively connected to the conductive path is formed directly over said annular trench.

公开(公告)号：GB2492026A

公开(公告)日：2012-12-19

申请号：GB201218457

申请日：2011-03-03

Applicant: IBM

Inventor： FAROOQ MUKTA G ,  PETRARCA KEVIN S ,  VOLANT RICHARD P

IPC: H01L25/00 ,  H01L21/683

Abstract: A temporary substrate (901) having an array of first solder pads (192) is bonded to the front side of a first substrate (101) by reflowing an array of first solder balls (250). The first substrate (101) is thinned by removing the back side, and an array of second solder pads (142) is formed on the back side surface of the first substrate (101). The assembly of the first substrate (101) and the temporary substrate (901) is diced to form a plurality of stacks, each including an assembly of a first semiconductor chip (100) and a handle portion (900). A second semiconductor chip (200) is bonded to an assembly through an array of the second solder balls (150). The handle portion (900) is removed from each assembly by reflowing the array of the first solder balls (250), while the array of the second solder balls (150) does not refiow. The assembly is subsequently mounted on a packaging substrate (300) employing the array of the first solder balls (250).

公开(公告)号：DE112014000384T5

公开(公告)日：2015-09-24

申请号：DE112014000384

申请日：2014-01-07

Applicant: IBM

Inventor： FITZSIMMONS JOHN A ,  CHENG TIEN-JEN ,  FAROOQ MUKTA G

IPC: H01L23/48

Abstract: Die vorliegende Erfindung stellt eine stabilisierte fein texturierte Metallmikrostruktur bereit, die eine dauerfeste aktivierte Fläche 310 bildet, die zum Bonden eines 3D-Stacked Chips verwendbar ist. Eine feinkörnige Schicht, die der Selbstheilung widersteht, ermöglicht ein Bonden von Metall auf Metall in moderater Zeit und Temperatur und mit einer höheren Prozessflexibilität.

公开(公告)号：GB2508122A

公开(公告)日：2014-05-21

申请号：GB201404419

申请日：2012-09-14

Applicant: IBM

Inventor： BHOO-VARAGHAN BHAVANA ,  FAROOQ MUKTA G ,  KINSER EMILY R ,  SAROOP SUDESH

IPC: H01L21/66 ,  H01L23/58

Abstract: A leakage measurement structure for through substrate vias which includes a semiconductor substrate; a plurality of through substrate vias in the semiconductor substrate extending substantially through the semiconductor substrate; and a leakage measurement structure located in the semiconductor substrate. The leakage measurement structure includes a plurality of substrate contacts extending into the semiconductor substrate; a plurality of sensing circuits connected to the plurality of through substrate vias and to the plurality of the substrate contacts, the plurality of sensing circuits providing a plurality of outputs indicative of current leakage from the plurality of through substrate vias; a built-in self test (BIST) engine to step through testing of the plurality of through substrate vias; and a memory coupled to the BIST engine to receive the outputs from the plurality of sensing circuits. Also included is a method of testing a semiconductor substrate.

公开(公告)号：DE112012001870T5

公开(公告)日：2014-03-27

申请号：DE112012001870

申请日：2012-06-19

Applicant: IBM

Inventor： FAROOQ MUKTA G ,  HANNON ROBERT ,  VOLANT RICHARD P ,  ANDRY PAUL S ,  IYER SUBRAMANIAN S ,  KINSER EMILY R ,  TSANG CORNELIA K

IPC: H01L21/28 ,  H01L21/768

Abstract: Die vorliegende Offenbarung stellt einen thermo-mechanisch zuverlässigen Kupfer-TSV sowie eine Technik zum Bilden eines derartigen TSV während eines BEOL-Prozessablaufs bereit. Der TSV bildet einen ringförmigen Graben, der sich durch das Halbleitersubstrat hindurch erstreckt. Das Substrat definiert die inneren und äußeren Seitenwände des Grabens, wobei die Seitenwände durch einen Abstand innerhalb des Bereichs von 5 bis 10 Mikrometer separiert sind. Ein leitfähiger Pfad, der Kupfer oder eine Kupfer-Legierung aufweist, erstreckt sich innerhalb des Grabens von einer oberen Fläche der ersten dielektrischen Schicht durch das Substrat hindurch. Die Dicke des Substrats kann 60 Mikrometer oder weniger betragen. Direkt über dem ringförmigen Graben ist eine dielektrische Schicht mit einer Zwischenverbindungsmetallisierung ausgebildet, die mit dem leitfähigen Pfad leitfähig verbunden ist.

公开(公告)号：GB2487154B

公开(公告)日：2014-02-05

申请号：GB201206104

申请日：2010-10-14

Applicant: IBM

Inventor： VOLANT RICHARD P ,  FAROOQ MUKTA G ,  FINDEIS PAUL F ,  PETRARCA KEVIN S

IPC: H01L21/768 ,  H01L23/48 ,  H01L23/50

公开(公告)号：DE112012001462T5

公开(公告)日：2013-12-24

申请号：DE112012001462

申请日：2012-05-02

Applicant: IBM

Inventor： FAROOQ MUKTA G ,  GRAVES-ABE TROY L

IPC: H01L21/768 ,  H01L21/28

Abstract: Es kann eine TSV ausgebildet werden, die eine Durchkontaktierung eines oberen Abschnitts, die durch die obere Substratfläche ausgebildet ist, und eine Durchkontaktierung eines unteren Abschnitts aufweist, die durch die untere Substratfläche ausgebildet ist. Der Querschnitt des oberen Abschnitts kann einen Mindestquerschnitt aufweisen, der Konstruktionsregeln entspricht, und die Tiefe des oberen Abschnitts kann einem geeigneten Aspektverhältnis entsprechen. Die Durchkontaktierung des oberen Abschnitts kann gefüllt oder verpfropft werden, sodass eine Bearbeitung einer oberen Seite fortgesetzt werden kann. Die Durchkontaktierung des unteren Abschnitts kann zum leichteren Ausbilden eines Leitungswegs dort hindurch einen größeren Querschnitt aufweisen. Die Durchkontaktierung des unteren Abschnitts erstreckt sich von der hinteren Seite zu dem Boden der Durchkontaktierung des oberen Abschnitts und wird ausgebildet, nachdem das Substrat in der Dicke vermindert worden ist. Die TSV kann durch Ausbilden eines Leitungswegs fertiggestellt werden, nachdem Opferfüllmaterialien von den verbundenen Durchkontaktierungen des oberen und unteren Abschnitts entfernt worden sind.

公开(公告)号：GB2489341A

公开(公告)日：2012-09-26

申请号：GB201209074

申请日：2011-01-17

Applicant: IBM

Inventor： VOLANT RICHARD P ,  FAROOQ MUKTA G ,  PETRARCA KEVIN S

IPC: H01L21/768 ,  H01L23/48 ,  H01L25/065

Abstract: A microelectronic assembly and method of forming a through hole extending through a first and second wafer are provided. The first and second wafer have confronting faces and metallic features at the faces which are joined together to assemble the wafers. A hole can be etched through the first wafer until a gap is exposed between the confronting faces. The hole can have a first wall and a second wall sloping inwardly from the first wall to an opening through which the gap is exposed. Material of the first or second wafers exposed within the hole can then be sputtered creating a wall between the confronting faces. The hole can be etched so as to extend the first wall through the first wafer, such that the wall of the hole extends continuously from the first wafer into the second wafer. An electrically conductive through silicon via can then be formed.

公开(公告)号：GB2486357A

公开(公告)日：2012-06-13

申请号：GB201202913

申请日：2010-08-23

Applicant: IBM

Inventor： FAROOQ MUKTA G ,  KINSER EMILY R ,  MELVILLE IAN D ,  SEMKOW KRYSTYNA W

IPC: H01L23/532

Abstract: Disclosed is a semiconductor device wherein an insulation layer has a copper plug in contact with the last wiring layer of the device. There may also be a barrier layer separating the copper plug from the insulation layer. In a further embodiment, there may also be an aluminum layer between the insulation layer and copper plug. Also disclosed is a process for making the semiconductor device.