公开(公告)号：DE10227615A1

公开(公告)日：2004-01-15

申请号：DE10227615

申请日：2002-06-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SEZI RECAI ,  BARTH HANS-JOACHIM

IPC: H01L21/312 ,  H01L21/768 ,  H01L23/522 ,  B81C1/00

Abstract: The invention relates to a layer arrangement and to a process for producing a layer arrangement. The layer arrangement has a layer which is arranged on a substrate and includes a first subregion comprising decomposable material and a second subregion which is arranged next to the first subregion and has a useful structure comprising a non-decomposable material. Furthermore, the layer arrangement has a covering layer on the layer comprising decomposable material and the useful structure, the layer arrangement being designed in such a manner that the decomposable material can be removed from the layer arrangement.

公开(公告)号：DE102011053926B4

公开(公告)日：2018-07-12

申请号：DE102011053926

申请日：2011-09-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  BEER GOTTFRIED ,  PLAGMANN JÖRN ,  POHL JENS ,  ROBL WERNER ,  STEINER RAINER ,  VAUPEL MATHIAS

IPC: H01L21/768 ,  H01L21/3205

Abstract: Verfahren zum Ausbilden einer Halbleiter-Struktur, wobei das Verfahren Folgendes umfasst:Bereitstellen eines Werkstücks (210), das eine Öffnung (310') mit Seitenwandoberflächen (310S) und einer unteren Oberfläche (310B) aufweist;Ausbilden einer Sperrschicht (410) über dem Werkstück (210);Ausbilden einer Keimschicht (420) über der Sperrschicht (410);Ausbilden einer Hemmschicht (430) über der Keimschicht (420) derart, dass die Hemmschicht (430) die Seitenwandoberflächen (310S) und die untere Oberfläche (310B) der Öffnung (310') bedeckt;Entfernen eines Abschnitts der Hemmschicht (430) von den Seitenwandoberflächen (310S) und der unteren Oberfläche (310B) der Öffnung (310'), um einen Abschnitt der Keimschicht (420) freizulegen; undselektives Ablagern einer Füllschicht (510) auf der freiliegenden Keimschicht (420),wobei das Entfernen des Abschnitts der Hemmschicht (430) Laser-Ablation umfasst.

公开(公告)号：DE102009001522A1

公开(公告)日：2011-08-04

申请号：DE102009001522

申请日：2009-03-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  TEWS HELMUT

IPC: H01L25/16 ,  H01L21/58 ,  H01L21/60 ,  H01L27/06 ,  H01L29/92

Abstract: Ein Ausführungsbeispiel der Erfindung ist eine Halbleiterstruktur 110 mit einem Halbleiterchip 200, der zumindest teilweise in einer Trägervorrichtung 410 eingebettet ist; und einem Kondensator 300, der außerhalb der lateralen Begrenzung des Chips 200 angeordnet ist, wobei der Kondensator 300 elektrisch an den Chip 200 gekoppelt ist.

公开(公告)号：DE102010037941A1

公开(公告)日：2011-04-28

申请号：DE102010037941

申请日：2010-10-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  HIERLEMANN MATTHIAS

IPC: H01L21/56 ,  H01L21/48 ,  H01L21/50 ,  H01L21/58 ,  H01L23/48 ,  H01L23/50

Abstract: Es werden ein Verfahren und eine Vorrichtung für die Halbleiterbauelementfabrikation unter Verwendung eines rekonstituierten Wafers (1) beschrieben. Bei einer Ausführungsform werden vereinzelte Halbleiterchips (50, 50a, 50b) in Öffnungen (25) auf einem Rahmen (20) platziert. Ein rekonstituierter Wafer (1) wird ausgebildet, indem eine Formmasse (30) in die Öffnungen (25) gefüllt wird. Die Formmasse (30) wird um die Chips (50, 50a, 50b) herum ausgebildet. Fertiggestellte Dies werden innerhalb des rekonstituierten Wafers (1) ausgebildet. Die fertiggestellten Dies werden von dem Rahmen (20) getrennt.

公开(公告)号：DE102008059871A1

公开(公告)日：2009-08-13

申请号：DE102008059871

申请日：2008-12-01

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  TEWS HELMUT

IPC: H01L27/07 ,  H01L21/822

公开(公告)号：DE102008053427A1

公开(公告)日：2009-06-04

申请号：DE102008053427

申请日：2008-10-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  POHL JENS

IPC: H01L21/60 ,  H01L23/50

Abstract: A structure and method of forming landing pads for through substrate vias in forming stacked semiconductor components are described. In various embodiments, the current invention describes landing pad structures that includes multiple levels of conductive plates connected by vias such that the electrical connection between a through substrate etch and landing pad is independent of the location of the bottom of the through substrate trench.

公开(公告)号：DE102007043710A1

公开(公告)日：2008-03-27

申请号：DE102007043710

申请日：2007-09-13

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM

IPC: H01L23/522 ,  H01L21/60

Abstract: An integrated circuit semiconductor device includes a substrate, a deep via within the substrate which is provided with a dielectric cladding in contact with the substrate, metal fill located within the deep via and defining an upper surface, interconnect wiring, and a dielectric layer located above the deep via and a void between the upper surface of the metal fill and the dielectric layer. The interconnect wiring layer contacts the metal fill laterally.

公开(公告)号：DE10342996A1

公开(公告)日：2005-04-21

申请号：DE10342996

申请日：2003-09-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L21/312

Abstract: Semiconductor arrangement comprises a substrate with integrated electronic switching elements, layer stacks arranged over the substrate, and a dummy structure arranged in two layer stacks for mechanically stabilizing the stacks. A part of the layer stacks has a dielectric layer containing metal structures. An independent claim is also included for a process for the production of the semiconductor arrangement.

公开(公告)号：DE10154500B4

公开(公告)日：2004-09-23

申请号：DE10154500

申请日：2001-11-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM

IPC: H01L21/768 ,  H01L21/283 ,  H01L21/3205 ,  H01L21/3213

公开(公告)号：AU2003296748A8

公开(公告)日：2004-08-10

申请号：AU2003296748

申请日：2003-12-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  HOLZ JURGEN

IPC: H01L23/522 ,  H01L23/532 ,  H01L21/02 ,  H01L21/308 ,  H01L21/768

Abstract: A method for production of an integrated circuit arrangement which contains a capacitor. A dielectric layer is structured with the aid of a two-stage etching process, and with the aid of a hard mask. In the case of an electrically insulating hard mask, the hard mask is removed again. In the case of an electrically conductive hard mask, parts of the hard mask may remain in the circuit arrangement.