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    41.
    发明专利
    未知

    公开(公告)号：DE19614010C2

    公开(公告)日：2002-09-19

    申请号：DE19614010

    申请日：1996-04-09

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KAKOSCHKE RONALD

    IPC: H01L29/66 ,  H01L21/336 ,  H01L29/739 ,  H01L29/788 ,  H01L29/861 ,  H01L29/76 ,  H01L21/334

    Abstract: The component has a channel zone and an oppositely doped zone in a semiconductor substrate. The channel zone and a peripheral region of the first doped zone are separated by a gate dielectric from an overlying channel gate electrode. The first doped zone is predominantly separated by a tunnel dielectric from an overlying tunnel gate electrode. When a suitable voltage is applied to the first doped zone, the tunnel current from the tunnel gate electrode generates an avalanche breakdown in the semiconductor substrate. A current results between the terminals of the channel zone and the first doped zones that is amplified by several orders of magnitude.

    Halbleitervorrichtung mit einem Feld aus Flashspeicherzellen sowie zugehöriges Betriebsverfahren und Prozess zum Herstellen einer System-on-Chip-Vorrichtung in einem Halbleitersubstrat
    43.
    发明专利
    Halbleitervorrichtung mit einem Feld aus Flashspeicherzellen sowie zugehöriges Betriebsverfahren und Prozess zum Herstellen einer System-on-Chip-Vorrichtung in einem Halbleitersubstrat 未知

    公开(公告)号：DE112004003060B4

    公开(公告)日：2015-09-03

    申请号：DE112004003060

    申请日：2004-06-25

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KAKOSCHKE RONALD ,  SHUM DANNY PAK-CHUM ,  TEMPEL GEORG

    IPC: H01L27/115 ,  H01L21/8247

    Abstract: Eine Halbleitervorrichtung mit einem Feld aus Flashspeicherzellen umfassend: ein Halbleitersubstrat (40); eine wiederholte Zelle angeordnet in Spalten und Zeilen und umfassend Transistoren mit Floatinggates (62.1, 62.2); in jeder Zelle eine gemeinsame Source (22, 27) für angrenzende Transistoren; erste und zweite Floatinggates (62.1, 62.2) an gegenüberliegenden Seiten der gemeinsamen Source (22, 27); erste und zweite Drains (23, 28) an der anderen Seite der ersten und zweiten Floatinggates (62.1, 62.2); wobei die gemeinsamen Sourcen (22, 27) zusammen verbunden sind in einer vergrabenen Bitleitung (14, 42) in dem Substrat (40) und die Drains ausgerichtet miteinander sind und verbunden sind mit einer Metallkontaktschicht (50) angeordnet über dem Substrat (40) und ausgerichtet mit den Drains (23, 28), einen tiefen Graben (46.1) angeordnet zwischen angrenzenden Spalten zum Isolieren der Transistoren in jeder Spalte von den Transistoren in den angrenzenden Spalten, wobei der Graben (46.1) eine Tiefe hat im Bereich von 1,5 Mikrometer bis 3 Mikrometer, dadurch gekennzeichnet, dass jede gemeinsame Source (22, 27) eine Bodyanbindung (24) entgegengesetzter Polarität zu der Sourcepolarität hat, worin die Bodyanbindungen (24) selbstausgerichtet zu Spacern (91, 92) an den Gates (62.1, 62.2) der Transistoren sind.

    Integrierte Speicherschaltungsanordnung mit Tunnel-Feldeffekttransistoren und zugehöriges Verfahren
    45.
    发明专利
    Integrierte Speicherschaltungsanordnung mit Tunnel-Feldeffekttransistoren und zugehöriges Verfahren 未知

    公开(公告)号：DE102005029493B4

    公开(公告)日：2014-10-16

    申请号：DE102005029493

    申请日：2005-06-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRÜFER KLAUS ,  SHUM DANNY PAK-CHUM

    IPC: H01L27/115 ,  G11C16/04 ,  H01L21/8247 ,  H01L29/861

    Abstract: Speicherschaltungsanordnung (10) mit: einer Vielzahl Speicherzellen, die in einer Matrix angeordnet sind, welche Zeilen aus Speicherzellen und Spalten aus Speicherzellen enthält, jede Speicherzelle enthält mindestens einen Zelltransistor (T01 bis Tm, n), jeder Zelltransistor (T01 bis Tm, n) enthält einen ersten dotierten Bereich und einen zweiten dotierten Bereich, wobei entweder der erste dotierte Bereich ein Drainbereich (D) und der zweite dotierte Bereich ein Sourcebereich (S) ist oder wobei alternativ der erste dotierte Bereich ein Sourcebereich (S) und der zweite dotierte Bereich ein Drainbereich (D) ist, einer Vielzahl von Wortleitungen (WL0 bis WLm), wobei jede Wortleitung mit Speicherzellen einer Zeile verbunden ist, einer Vielzahl von ersten Bitleitungen (20 bis 24), wobei jede erste Bitleitung mit Speicherzellen einer Spalte verbunden ist, die ersten dotierten Bereiche haben einen anderen Dotiertyp als die zweiten dotierten Bereiche, einem gemeinsamen zweiten dotierten Bereich (S), der Speicherzellen gemeinsam ist, die in einer Spalte aneinandergrenzen, dadurch gekennzeichnet, dass ein erster Abstand (A0) zwischen Floating Gates der Transistoren (T00 bis Tm, n) der in einer Spalte an einem gemeinsamen zweiten dotierten Bereich (S) aneinander grenzenden Speicherzellen kleiner als ein zweiter Abstand (A2) zwischen Floating Gates von Transistoren (T00 bis Tm, n) ist, die an einen gemeinsamen ersten dotierten Bereich in der gleichen Spalte angrenzen, und durch eine Steuerschaltung für eine Lesebetriebsart, wobei die Zelltransistoren Tunnel-Feldeffekttransistoren sind, und wobei die Steuerschaltung in der Lesebetriebsart einen Tunnelstrom durch einen Tunnel-Übergang zwischen einem an dem einen Source- oder Drainbereich des Tunnel-Feldeffekttransistors beginnenden Inversionskanal und dem anderen Source- oder Drainbereich des Tunnel-Feldeffekttransistors fließen lässt, wobei der Tunnelstrom in diesem Übergang durch in einem Floatinggate gespeicherte Ladungen beeinflusst wird.

    Halbleitereinrichtung
    48.
    发明专利
    Halbleitereinrichtung 未知

    公开(公告)号：DE102009011876A1

    公开(公告)日：2010-07-01

    申请号：DE102009011876

    申请日：2009-03-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KAKOSCHKE RONALD ,  SEIDL HARALD

    IPC: H01L27/115

    Abstract: Ein oder mehr Ausführungsbeispiele betreffen eine Speichereinrichtung, aufweisend: ein Substrat (210); eine Ladungsspeicherschicht (230'), angeordnet über dem Substrat (210); und ein Steuergate (250'), angeordnet über der Ladungsspeicherschicht (230'), wobei die Ladungsspeicherschicht (230') und/oder das Steuergate (250') ein Kohlenstoff-Allotrop aufweisen/aufweist.

    49.
    发明专利
    未知

    公开(公告)号：DE112004001244B4

    公开(公告)日：2009-02-05

    申请号：DE112004001244

    申请日：2004-06-25

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KAKOSCHKE RONALD ,  SHUM DANNY PAK-CHUM ,  TEMPEL GEORG

    IPC: H01L27/115 ,  G11C16/02 ,  H01L21/8247

    Abstract: An integrated circuit has a high voltage area, a logic area and a memory array for forming a system on a chip that includes linear, logic and memory devices. The memory array has floating gate transistors disposed in a triple well structure with a raised drain bit line 13 substantially vertically aligned with a buried source bit line 14 . The memory array separates the columns with deep trenches 46 that may also be formed into charge pump capacitors.

    50.
    发明专利
    未知

    公开(公告)号：DE502004008318D1

    公开(公告)日：2008-12-04

    申请号：DE502004008318

    申请日：2004-03-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GRUBER WOLFGANG ,  KAKOSCHKE RONALD ,  SCHWEIZER THOMAS ,  WEGERTSEDER DOMINIK

    IPC: G11C5/02 ,  H01L23/538 ,  H01L25/18

    Abstract: A memory circuit arrangement and fabrication method thereof are presented in which the parts of the memory circuit arrangement are situated on two different substrates. An integrated memory cell array is situated on one substrate. An integrated control circuit that controls access to the memory cells is situated on the other (logic circuit) substrate. The control circuit controls sequences when reading, writing or erasing content of a memory cell. The logic circuit substrate also contains a CPU and encryption coprocessor. The memory circuit contains a sense amplifier, with the aid of which the memory state of a memory cell can be determined, and a decoding circuit that selects a word or bit line.

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