公开(公告)号：KR1020120048825A

公开(公告)日：2012-05-16

申请号：KR1020100110209

申请日：2010-11-08

Applicant: 삼성전자주식회사

Inventor： 노진태 ,  임헌형 ,  황기현 ,  김진균 ,  양상렬

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/1157 ,  H01L27/10855 ,  H01L27/11582 ,  H01L21/31051 ,  H01L21/76205

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to form a polysilicon layer of a uniform thin film type by using both a silicon source gas having a high molecular weight and a silicon source gas having a low molecular weight together. CONSTITUTION: A semiconductor pattern(115) is formed on a substrate(100). Interlayer dielectric film patterns(135a-135d) contacting with an outer sidewall of the semiconductor pattern are formed on the substrate. A tunnel insulating layer(140) is formed along the outer sidewall of the semiconductor pattern and a surface of the interlayer dielectric film pattern. A charge trapping layer(142) is formed on the tunnel insulating layer. A blocking dielectric layer(144) is formed on the charge trapping layer. Control gate electrodes(150a-150d) are formed on the blocking dielectric layer.

Abstract translation: 目的：提供一种制造半导体器件的方法，通过使用具有高分子量的硅源气体和低分子量的硅源气体一起形成均匀薄膜型的多晶硅层。 构成：半导体图案（115）形成在基板（100）上。 在基板上形成与半导体图案的外侧壁接触的层间电介质膜图案（135a〜135d）。 沿着半导体图案的外侧壁和层间电介质膜图案的表面形成隧道绝缘层（140）。 电荷俘获层（142）形成在隧道绝缘层上。 阻挡电介质层（144）形成在电荷俘获层上。 控制栅电极（150a-150d）形成在阻挡电介质层上。

公开(公告)号：KR1020100011212A

公开(公告)日：2010-02-03

申请号：KR1020080072334

申请日：2008-07-24

Applicant: 삼성전자주식회사

Inventor： 김정환 ,  남궁현 ,  임헌형 ,  임한진 ,  이우성

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/11531 ,  H01L21/28273 ,  H01L29/66825

Abstract: PURPOSE: A method of forming a gate in a semiconductor device are provided to reduce equivalent oxide thickness easily by implanting nitride on the sidewall of exposed oxide pattern after forming gate structure. CONSTITUTION: An oxide film(102b), a conductive film(104a), a hard mask layer(108a) are successively formed on a substrate(100) which is classified into a first and a second part. A photoresist pattern for selectively forming the gate electrode on the first area is formed. A hard mask layer, the conductive film, and oxide film are etched by using the photoresist pattern. A preliminary gate structure consisting of a preliminary oxidation film pattern, a conductive pattern, and hard mask is formed. The process of implanting the nitrogen into the sidewall of the preliminary oxidation film pattern is performed. The gate structure(112a) including the oxide film pattern reducing the effective oxide film thickness is formed.

Abstract translation: 目的：提供一种在半导体器件中形成栅极的方法，以在形成栅极结构之后，通过在暴露的氧化物图案的侧壁上注入氮化物来容易地降低等效的氧化物厚度。 构成：在被分类为第一部分和第二部分的基板（100）上依次形成氧化膜（102b），导电膜（104a），硬掩模层（108a）。 形成用于在第一区域上选择性地形成栅电极的光刻胶图形。 通过使用光致抗蚀剂图案来蚀刻硬掩模层，导电膜和氧化物膜。 形成由预氧化膜图案，导电图案和硬掩模构成的初步栅极结构。 执行将氮气注入预氧化膜图案的侧壁的过程。 形成包括减小有效氧化膜厚度的氧化膜图案的栅极结构（112a）。

公开(公告)号：KR1020090105452A

公开(公告)日：2009-10-07

申请号：KR1020080030906

申请日：2008-04-02

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  이상훈 ,  남석우 ,  임한진 ,  나기수 ,  이우성 ,  김정환 ,  김용석

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/20

CPC classification number: H01L21/0226 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/66825

Abstract: PURPOSE: A method for forming a polysilicon layer and a method for manufacturing a nonvolatile memory device using the same are provided to form the polysilicon layer with a smooth surface and a small grain by vertically injecting the deposition gas and the inert gas to the upper side of the substrate in a single chamber. CONSTITUTION: A substrate(10) is loaded in a single chamber. A polysilicon layer(12) is deposited by injecting the deposition gas and the inert gas to a vertical direction to an upper side of the loaded substrate. The pressure of the chamber is 1 to 200Torr.

Abstract translation: 目的：提供一种形成多晶硅层的方法以及使用其制造非易失性存储器件的方法，以通过将沉积气体和惰性气体垂直注入上侧来形成具有光滑表面和小颗粒的多晶硅层 的单个腔室中的衬底。 构成：衬底（10）装载在单个腔室中。 通过将沉积气体和惰性气体沿垂直方向注入到所加载的衬底的上侧来沉积多晶硅层（12）。 室的压力为1至200Torr。

公开(公告)号：KR1020070036825A

公开(公告)日：2007-04-04

申请号：KR1020050091739

申请日：2005-09-30

Applicant: 삼성전자주식회사

Inventor： 이웅 ,  이상경 ,  형용우 ,  임헌형 ,  장원준 ,  박정현 ,  지정근

IPC: H01L27/115

CPC classification number: H01L21/28273 ,  H01L21/76256

Abstract: 불휘발성 메모리 장치의 형성방법은, 먼저 먼저 기판의 표면보다 낮게 매립되는 제1 절연막 패턴과 상기 제1 절연막 패턴으로부터 수직 방향으로 연장되고, 상기 기판의 표면보다 높게 돌출된 제2 절연막 패턴을 형성하여 게이트 전극의 성형을 위한 개구부를 정의한다. 이어서 상기 개구부 저면의 상기 기판의 표면에 터널 산화막을 형성한다. 계속하여 상기 터널 산화막 상에 상기 터널 산화막과의 계면에서 그레인의 사이즈가 실질적으로 균일하도록 상기 개구부의 측벽, 상기 터널 산화막 및 상기 제2 절연막 패턴 상에 폴리실리콘막을 형성한다. 다음에 상기 결과물 상에 제1 비정질실리콘막을 형성한다. 이어서 상기 제1 비정질실리콘막 및 상기 폴리실리콘막이 형성된 상기 개구부를 충분히 매립하도록 제2 비정질실리콘막을 형성한다. 이로써 셀 문턱전압의 산포을 향상시킨다.

公开(公告)号：KR1020060114499A

公开(公告)日：2006-11-07

申请号：KR1020050036632

申请日：2005-05-02

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  오정환 ,  형용우 ,  임헌형

IPC: H01L27/146

CPC classification number: H01L27/14645 ,  H01L27/14621 ,  H01L27/14623 ,  H01L27/14627 ,  H01L27/14632 ,  H01L27/14685 ,  H01L27/14687 ,  H01L27/14689

Abstract: An image sensor and its manufacturing method are provided to reduce random noise by using a gate conductive layer comprised of an oxide without containing nitrogen. A photo diode(22) is formed under a surface of a substrate(20). A gate structure(29) is formed on a side of a substrate where the photo diode is formed. The gate structure has a gate dielectric(24) comprised of oxide without containing nitrogen and a gate conductive layer(26) formed on the gate dielectric. The photo diode includes a first photo diode(22a) where a first impurity is doped and a second photo diode(22b) where a second impurity is doped on a lower part from the substrate. The first photo diode is formed on a lower part from the substrate and the second photo diode is formed on a lower part from the first photo diode.

Abstract translation: 提供一种图像传感器及其制造方法，通过使用由不含氮的氧化物构成的栅极导电层来降低随机噪声。 在基板（20）的表面下形成光电二极管（22）。 栅极结构（29）形成在形成有光电二极管的基板的一侧。 栅极结构具有由不含氮的氧化物构成的栅极电介质（24）和形成在栅极电介质上的栅极导电层（26）。 光电二极管包括其中第一杂质被掺杂的第一光电二极管（22a）和第二光电二极管（22b），其中第二杂质从衬底的下部掺杂。 第一光电二极管形成在从衬底的下部，并且第二光电二极管形成在从第一光电二极管的下部。

公开(公告)号：KR100634260B1

公开(公告)日：2006-10-13

申请号：KR1020050069355

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 박재영 ,  김영진 ,  형용우 ,  남석우 ,  김경석 ,  이욱열 ,  임헌형 ,  이공수 ,  이고은

IPC: H01L21/20

Abstract: A thin film forming method and a semiconductor device forming method using the same are provided to enhance an operation speed of the semiconductor device by improving a current driving capability using an enhanced contact pad. A first thin film with a doped amorphous silicon region is formed on a single crystal substrate(100). A heat treatment is performed on the resultant structure in order to transform the fist thin film into a second thin film(112). The second thin film is composed of a single crystal silicon region(108) and a polycrystalline silicon region(110) on the single crystal silicon region. The single crystal substrate contains single crystal silicon or single crystal silicon-germanium. The heat treatment is performed in a predetermined temperature range of 550 to 600 ‹C under an N2 gas condition.

Abstract translation: 提供薄膜形成方法和使用其的半导体器件形成方法，以通过使用增强型接触焊盘改进电流驱动能力来提高半导体器件的操作速度。 在单晶衬底（100）上形成具有掺杂非晶硅区域的第一薄膜。 对所得结构进行热处理以将第一薄膜转变成第二薄膜（112）。 第二薄膜由单晶硅区域上的单晶硅区域（108）和多晶硅区域（110）构成。 单晶衬底包含单晶硅或单晶硅锗。 在N 2气条件下，在550至600℃的预定温度范围内进行热处理。

公开(公告)号：KR100614802B1

公开(公告)日：2006-08-22

申请号：KR1020050059752

申请日：2005-07-04

Applicant: 삼성전자주식회사

Inventor： 이웅 ,  형용우 ,  임헌형 ,  장원준 ,  지정근 ,  이상경 ,  박정현 ,  이상훈

IPC: H01L21/8247

Abstract: 전계의 집중을 억제할 수 있는 불휘발성 메모리 장치의 셀 게이트 구조물 제조 방법에 있어서, 반도체 기판 상에 터널 산화막, 제1도전층, 유전막 및 제2도전층이 적층되며, 제1측벽 및 제1측벽과 마주보는 제2측벽을 갖는 예비 셀 게이트 구조물을 형성한다. 예비 셀 게이트 구조물의 제1 및 제2측벽을 통해 노출된 상기 터널 산화막을 일부 제거함으로써, 제1도전층 하단부의 모서리들을 노출시킨다. 산소 라디칼을 이용하는 산화 공정을 이용하여, 노출된 모서리들을 실질적으로 균일하게 라운딩시킨다. 따라서, 제1도전층 하단부의 모서리에 전계가 집중되는 현상을 용이하게 억제함과 동시에 터널 산화막 패턴의 두께 균일도를 향상시킴으로써, 셀 트렌지스터의 동작 특성을 용이하게 개선할 수 있다.

Abstract translation: 在能够抑制电场集中的非易失性存储装置的单元栅结构的制造方法，该层叠在半导体衬底，隧道氧化膜，第一导电层，介电层和第二导电层，所述第一侧壁和所述第一侧壁上 和面向第二侧壁的第二侧壁。 部分通过备用单元栅极结构的第一和第二侧壁暴露的隧道氧化物膜的部分被部分去除以暴露第一导电层的下部的边缘。 使用氧自由基的氧化过程被用于使暴露的边缘基本均匀地圆化。 因此，通过提高所述第一导电层的厚度均匀性的下端角容易抑制浓缩的显影剂，并在同一时间在隧道氧化膜电场图案，能够容易地提高单元晶体管的操作特性。

公开(公告)号：KR100597646B1

公开(公告)日：2006-07-05

申请号：KR1020040078199

申请日：2004-10-01

Applicant: 삼성전자주식회사

Inventor： 장원준 ,  김정환 ,  이재동 ,  유영섭 ,  이상훈 ,  임헌형

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 플로팅 게이트 내부의 균열 발생에 의한 후속 공정의 불량을 방지하기 위한 플로팅 게이트 제조 방법을 개시한다. 본 발명에 의한 플래쉬 메모리의 메모리 셀을 구성하는 플로팅 게이트 제조 방법은 STI 소자 분리막들 간에 형성된 터널 산화막의 상부, 상기 STI 소자 분리막들의 일부 측부 및 일부 상부 상에 플로팅 게이트의 일부를 형성할 제1 폴리실리콘 층을 형성하는 단계, 상기 형성된 제1 폴리실리콘층의 표면을 일정깊이로 산화되도록 하여 산화막을 상기 제1 폴리실리콘층의 상부 일정부분에 형성하는 단계 및 상기 산화막을 모두 식각하고 나서, 상기 제1 폴리실리콘층과 함께 상기 플로팅 게이트를 구성할 제2 폴리실리콘층을 형성하는 단계를 적어도 포함하는 것을 특징으로 한다. 따라서 플로팅 게이트로 사용되는 폴리실리콘층 내부의 균열을 없애어 후속공정에 의한 ONO 층간유전층의 신뢰성을 높이는 반도체 장치를 제조방법을 제공할 수 있다.
플래쉬 메모리, 플로팅 게이트, 폴리실리콘, STI

公开(公告)号：KR100596484B1

公开(公告)日：2006-07-03

申请号：KR1020040038901

申请日：2004-05-31

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  이웅 ,  임헌형 ,  이현덕 ,  나기수 ,  형용우 ,  이재동

IPC: H01L27/115

CPC classification number: H01L21/02323 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/3144 ,  H01L21/3145 ,  H01L21/31662 ,  H01L27/115 ,  H01L27/11521

Abstract: 유전막의 두께를 감소시킬 수 있는 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법에서, 상기 유전막은 기판 상에 하부 산화막을 형성한 후 상기 하부 산화막 상에 질화막을 형성한다. 이후 상기 질화막 상에 예비 산화막을 형성한 후 상기 예비 산화막을 라디칼 산화(Radical Oxidation)시켜 내구성이 우수한 상부 산화막을 형성함으로서 형성된다. 상술한 유전막은 커패시턴스가 현저하게 향상되고, 상기 유전막을 포함하는 불휘발성 메모리 셀은 커플링 계수감소를 방지할 수 있다.

公开(公告)号：KR100587670B1

公开(公告)日：2006-06-08

申请号：KR1020040001144

申请日：2004-01-08

Applicant: 삼성전자주식회사

Inventor： 이웅 ,  유영섭 ,  임헌형 ,  나기수 ,  강만석 ,  김정환 ,  이재동

IPC: H01L21/8247

CPC classification number: H01L29/66825 ,  H01L21/022 ,  H01L21/0223 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/28273 ,  H01L21/3144 ,  H01L21/31662 ,  H01L29/513

Abstract: 본 발명은 비휘발성 메모리 셀의 유전막 형성방법에 관한 것으로, 본발명의 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층된 3중 유전막 구조를 갖는 비휘발성 메모리 셀의 유전막 형성방법은, 상기 하부산화막을 ISSG를 이용한 래디컬 산화방식으로 형성하는 단계와; 상기 하부산화막의 상부에 상기 질화막을 형성하는 단계와; 상기 질화막의 상부에 상기 상부산화막을, ISSG를 이용한 래디컬 산화방식으로 상기 하부 산화막의 두께보다 두껍게 형성하는 단계를 구비한다. 본 발명에 따르면, 신뢰성 있는 산화막의 형성을 통하여 누설전류가 작고, 전하 리텐션 특성 개선 및 유전막의 두께조절이 가능하여 고집적이 가능한 메모리 소자의 형성이 가능해진다.
유전막, 플로팅, 컨트롤, 산화막, 래디컬 산화