公开(公告)号：KR100622675B1

公开(公告)日：2006-09-19

申请号：KR1020050042730

申请日：2005-05-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  최우영

IPC: H01L21/336

Abstract: 본 발명은 메사(mesa) 구조를 가진 터널링 소자에 관한 것으로, 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 드레인 영역과; 상기 드레인 영역 상부에 형성된 마스크층과; 상기 드레인 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 측벽 게이트의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 소스 영역으로 구성된 터널링 전계효과 트랜지스터의 구조를 제공하여, 본 발명에 의한 측벽 게이트와 절연막 측벽들을 적절히 이용하게 되면 종래 MOSFET 구조의 터널링 소자 제조공정에서 소요되는 마스크 수를 대폭 줄여 공정 단가를 낮출 수 있는 효과가 있다.
터널링, 반도체, 소자, 자기 정렬

Abstract translation: 本发明涉及一种具有台面结构的隧穿装置，包括：台阶式半导体衬底; 形成在半导体衬底的突出端处的漏极区域; 掩模层，形成在漏极区上; 栅极绝缘膜，形成在所述漏极区域的一侧和所述半导体基板的另一侧的整个上表面上; 形成在栅极绝缘膜的上部上的侧壁栅极; 按照与侧壁栅极的边缘，以提供由所述半导体衬底中，当根据本发明，传统的MOSFET结构的隧穿装置的适当使用侧壁栅极和绝缘膜侧壁的另一端的一个区域下方形成的源极区域的隧穿场效应晶体管的结构 制造过程中所需的掩模数量可以大大减少，工艺成本可以降低。

公开(公告)号：KR100538147B1

公开(公告)日：2005-12-21

申请号：KR1020040021812

申请日：2004-03-30

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L21/336

Abstract: 본 발명은 이온화 충돌을 이용한 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자는 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 소스 영역과; 상기 소스 영역 상부에 형성된 마스크층과; 상기 소스 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 반도체기판의 타단에 일정 길이의 진성영역을 구현하기 위해 상기 측벽 게이트 및 상기 게이트 절연막의 상부에 형성된 제 1 절연막 측벽과; 상기 제 1 절연막 측벽의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 드레인 영역으로 구성된 것으로서, 종래의 반도체 소자와 달리 소스 또는 드레인 중 어느 하나의 영역이 돌출되고 측벽 게이트를 이용하기 때문에 제조공정을 간단히 할 수 있으며, 게이트, 소스/드레인, 채널 및 진성영역이 자기 정렬되어 형성되며, 기생성분이 억제되어 소자의 성능을 향상시킬 수 있고, 궁극적으로는 소자의 축소화가 용이한 장점이 있다.

公开(公告)号：KR1020040091309A

公开(公告)日：2004-10-28

申请号：KR1020030025110

申请日：2003-04-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A single electron transistor is provided to control the size of a quantum dot by forming the first gate on the sidewall of a channel and by adjusting the height of the first gate left on the sidewall of the channel in etching the first gate material. CONSTITUTION: An insulator is formed on a substrate support unit. Source and drain regions are formed of single crystalline silicon, separated from each other on the insulator. A channel formed of single crystalline silicon is formed on the insulator, connected to the source region and the drain region. The first insulation layer is deposited on the channel and a part of the source and drain regions in a straight line with the channel. The first gate insulation layer(36) is deposited on both sidewalls of the channel and on the sidewall of the source and drain regions. The first gate(37) is formed on a part of both sidewalls of the channel over the first gate insulation layer and on the sidewall of the source and drain. The second gate insulation layer(38) is deposited on the first gate and a part of both sidewalls of the channel wherein the first gate is not formed. The second gate(39) surrounds the channel over the second gate insulation layer and the first insulation layer, formed between the source and drain regions.

Abstract translation: 目的：提供单电子晶体管以通过在通道的侧壁上形成第一栅极并且通过在蚀刻第一栅极材料中调节留在沟道的侧壁上的第一栅极的高度来控制量子点的尺寸。 构成：在基板支撑单元上形成绝缘体。 源极和漏极区域由绝缘体上彼此分离的单晶硅形成。 在绝缘体上形成由单晶硅形成的沟道，连接到源极区域和漏极区域。 第一绝缘层沉积在沟道上，并且源极和漏极区的一部分与沟道成直线。 第一栅极绝缘层（36）沉积在沟道的两个侧壁和源极和漏极区域的侧壁上。 第一栅极（37）形成在第一栅极绝缘层上的沟道的两个侧壁的一部分上以及源极和漏极的侧壁上。 第二栅绝缘层（38）沉积在第一栅极和通道的两个侧壁的一部分上，其中不形成第一栅极。 第二栅极（39）围绕形成在源极和漏极区域之间的第二栅极绝缘层和第一绝缘层的沟道。

公开(公告)号：KR1020030009572A

公开(公告)日：2003-02-05

申请号：KR1020010033065

申请日：2001-06-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  정경훈 ,  성석강

IPC: H01L21/027

Abstract: PURPOSE: A method for forming ultra-fine multi-patterns is provided to obtain the ultra-fine multi-patterns of a desired size in a narrow interval by performing a multiple patterning process using a sidewall. CONSTITUTION: A pattern layer, the second pattern layer, and the first pattern layer are sequentially deposited on a substrate. The first pattern is formed on the first pattern layer. The first sidewall layer is deposited on the first pattern. A sidewall is formed by performing a dry etch process. The second pattern is formed by etching the second pattern layer. The sidewall is removed from the second pattern. The second sidewall layer is deposited on the second pattern. The second sidewall(22') is formed by performing the dry etch process. A pattern(P) is formed by etching the pattern layer.

Abstract translation: 目的：提供一种形成超细多图案的方法，通过使用侧壁进行多次图案化处理，以窄间隔获得期望尺寸的超细多图案。 构成：图案层，第二图案层和第一图案层顺序地沉积在基板上。 第一图案形成在第一图案层上。 第一侧壁层沉积在第一图案上。 通过进行干蚀刻工艺形成侧壁。 通过蚀刻第二图案层形成第二图案。 侧壁从第二图案移除。 第二侧壁层沉积在第二图案上。 通过执行干蚀刻工艺形成第二侧壁（22'）。 通过蚀刻图案层形成图案（P）。

公开(公告)号：KR1020020096654A

公开(公告)日：2002-12-31

申请号：KR1020010035456

申请日：2001-06-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A metal oxide semiconductor field effect transistor(MOSFET) with a dual gate is provided to reduce contact resistance between polycrystalline silicon and a pin, by using a monocrystalline silicon portion on a buried oxide layer of a silicon-on-insulator(SOI) substrate. CONSTITUTION: An insulator is formed on a semiconductor substrate(10). A source region and a drain region are formed on the insulator, composed of monocrystalline silicon and separated from each other while an area lies between the source region and the drain region. A channel formed of monocrystalline silicon is formed on the insulator, crossing a part of the area and connecting the source region with the drain region. An insulation layer is formed on the channel. A gate is formed on the area between the source region and the drain region, surrounding the channel, both side surfaces of the insulation layer and the upper portion of the insulation layer. A gate insulation layer(15,15') is formed between the gate and the source/drain region to make the gate independent of the source/drain region electrically.

Abstract translation: 目的：提供具有双栅极的金属氧化物半导体场效应晶体管（MOSFET），以通过在绝缘体上硅（SOI）的掩埋氧化物层上使用单晶硅部分来减少多晶硅与引脚之间的接触电阻， 基质。 构成：在半导体衬底（10）上形成绝缘体。 源极区域和漏极区域形成在由单晶硅构成的绝缘体上，并且在区域位于源极区域和漏极区域之间彼此分离。 在绝缘体上形成由单晶硅形成的沟道，与该区域的一部分交叉并且将源极区域与漏极区域连接。 在通道上形成绝缘层。 在源极区域和漏极区域之间的区域上形成栅极，围绕沟道，绝缘层的两个侧表面和绝缘层的上部。 在栅极和源极/漏极区域之间形成栅极绝缘层（15,15'），以使电极与源极/漏极区域无关。

公开(公告)号：KR101032770B1

公开(公告)日：2011-05-06

申请号：KR1020080043908

申请日：2008-05-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  박상혁

IPC: H01L29/775 ,  H01L21/336

Abstract: 본 발명은 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 실리콘 기판에 소정의 깊이를 갖는 그루브를 형성하고, 상기 그루브의 측벽을 이용하여 사이드 게이트를 형성하며, 소스/드레인 형성을 위한 이온주입 에너지를 적절히 조절함으로써, 리세스된 채널 구조를 효과적으로 만들고, 그루브의 폭과 측벽 사이드 게이트의 길이를 조절함으로써, MOSFET 전류 및 양자점의 전체 커패시턴스를 획기적으로 줄여 단전자 트랜지스터의 동작온도를 높일 수 있는 효과가 있다.
리세스 채널, 듀얼게이트, 단전자 트랜지스터, SET

公开(公告)号：KR100944708B1

公开(公告)日：2010-02-26

申请号：KR1020070125789

申请日：2007-12-05

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이동섭

IPC: H01L29/775 ,  H01L29/78

Abstract: 본 발명은 조임 장벽을 갖는 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 게이트 양측과 소스/드레인 사이에 자기 정렬로 채널 조임 산화막을 조임 장벽(constriction barrier)으로 형성함으로써, 터널링 장벽을 자연스럽게 구현하고, 상기 채널 조임 산화막 상에 측벽 사이드 게이트를 더 형성함으로써, 터널링 장벽을 전기적으로 조절할 수도 있으며, 상기 채널 조임 산화막은 산화공정시 실리콘의 산화잠식 현상을 적극 이용한 것이어서, 종래 공정을 그대로 이용할 수 있는 장점이 있고, 산화공정시 컨트롤 게이트도 산화잠식되도록 함으로써, 게이트의 유효 길이를 줄여 단전자 트랜지스터의 동작 온도를 상승시킬 수 있는 효과가 있다.
조임 장벽, 양자 제한 효과, 단전자 트랜지스터, constriction barrier, quantum confinement effect, SET

公开(公告)号：KR100866260B1

公开(公告)日：2008-10-31

申请号：KR1020070043790

申请日：2007-05-04

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  김종필

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7835 ,  H01L29/42376 ,  H01L29/6659 ,  H01L29/66659 ,  H01L29/7833

Abstract: A method for fabricating an asymmetric LDD MOSFET using a sidewall gate is provided to control the length of a gate and deposition and etch of a gate material to make the size small and to obtain ultra fine device. A method for fabricating an asymmetric LDD MOSFET using a sidewall gate comprises a step for deposing and etching a dummy layer on a semiconductor substrate to form a sidewall gate; a step for forming a LDD; a step for forming an insulating layer sidewall spacer or a second sidewall gate; a step for removing completely the dummy layer; a step for forming a second source/drain.

Abstract translation: 提供了使用侧壁栅极制造非对称LDD MOSFET的方法，以控制栅极的长度和栅极材料的沉积和蚀刻以使尺寸变小并获得超精细器件。 使用侧壁栅极制造不对称LDD MOSFET的方法包括用于在半导体衬底上去除和蚀刻虚设层以形成侧壁栅极的步骤; 形成LDD的步骤; 用于形成绝缘层侧壁间隔件或第二侧壁浇口的步骤; 完全去除虚拟层的步骤; 用于形成第二源极/漏极的步骤。

公开(公告)号：KR100800508B1

公开(公告)日：2008-02-04

申请号：KR1020060135425

申请日：2006-12-27

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  김진호

IPC: H01L29/775

CPC classification number: H01L29/7613 ,  H01L29/0653 ,  H01L29/66439 ,  H01L29/6653

Abstract: A single electron transistor having a self-aligned trench and a fabricating method thereof are provided to form a tunneling barrier irrelevant to a voltage applied to a gate by forming self-aligned trenches at both sides of the gate. Source and drain regions(22a,24a) are formed on a single crystal silicon layer of an SOI substrate to be separated from each other. A channel region defined by a predetermined small pattern is between the source and drain regions. A gate dielectric(30) is formed on an upper portion of the channel region. A gate(40) is formed on an upper portion of the gate dielectric. A trench(70) is self-aligned at both sides of the gate to be formed in a thickness direction of the channel region. LOCOS dielectric layers(60) are respectively formed on upper portions of the source and drain regions. A dielectric sidewall spacer is formed an upper portion of an end of each LOCOS dielectric layer in parallel with the trench.

Abstract translation: 提供具有自对准沟槽的单电子晶体管及其制造方法，以通过在栅极的两侧形成自对准沟槽而形成与施加到栅极的电压无关的隧道势垒。 源极和漏极区域（22a，24a）形成在SOI衬底的单晶硅层上以彼此分离。 由预定的小图案限定的沟道区域在源区和漏区之间。 栅极电介质（30）形成在沟道区的上部。 栅极（40）形成在栅极电介质的上部。 在栅极的两侧，在沟道区域的厚度方向上形成沟槽（70）。 LOCOS电介质层（60）分别形成在源区和漏区的上部。 电介质侧壁间隔物形成为与沟槽平行的每个LOCOS电介质层的端部的上部。

公开(公告)号：KR100736360B1

公开(公告)日：2007-07-06

申请号：KR1020040101338

申请日：2004-12-03

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이종덕 ,  박병국 ,  진성훈

IPC: H01L51/40 ,  H01L29/78

Abstract: 본 발명은 종래 유기트랜지스터의 이동도 특성과 전류 점멸비(I
on /I
off ratio)를 동시에 개선하기 위한 이중 유기 박막층을 갖는 상극 구조 유기 트랜지스터의 제조방법에 관한 것으로, 게이트 절연막의 상부에 제 1 유기 반도체 박막층을 형성하는 단계 이외에 상기 제 1 유기 반도체 박막층의 상부에 제 2 유기 반도체 박막층을 형성하는 단계를 공정조건을 달리하여 별도로 행하는 이중 증착 방법(Two-Step-Deposition method)을 채택하여, 각 유기 반도체 박막층의 그레인 사이즈를 달리함으로써, 제 1 유기 반도체 박막층의 큰 그레인 사이즈에 의하여 이동도 특성을 향상시키고 동시에 제 2 유기 반도체 박막층의 작은 그레인 사이즈에 의하여 전류 점멸비를 향상시키는 방법을 제공한다.
이동도, 전류 점멸비, 유기 반도체, 유기 트랜지스터, 펜타신