公开(公告)号：KR1020090043171A

公开(公告)日：2009-05-06

申请号：KR1020070108880

申请日：2007-10-29

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이수갑 ,  최우영 ,  이승훈 ,  박광근

IPC: F03D11/00 ,  F03D1/06

CPC classification number: Y02E10/721 ,  F03D1/0633 ,  F05B2240/30 ,  Y02E10/72

Abstract: 본 발명은 고효율 저소음 풍력 발전기용 블레이드에 관한 것으로 상세하게는, 두 개의 블레이드가 한 쌍으로 끝단에서 서로 합쳐져 구조적으로 강하고 블레이드 끝단 와류를 감소시켜 고효율 저소음 특성을 갖도록 하는 블레이드 형태이다.
일반적인 풍력 발전기 블레이드는 끝단의 구조적 지지가 없으므로 공력에 의해 휨이 발생하고 그에 따라 특정 풍속이상에서는 운용을 멈춰야하는 상황이 발생한다. 또한 자유로운 블레이드 끝단에서 와류가 발생하여 성능을 떨어뜨리고 소음을 야기한다.
따라서 본 발명은 한 쌍의 풍력 발전기용 블레이드를 각각 위아래로 겹쳐 뿌리 부분은 일정 간격을 두고 허브에 연결하고 끝단은 접합시키며 아래 블레이드는 후퇴 블레이드, 윗 블레이드는 전진 블레이드가 되는 구조를 갖는 블레이드 형태이다. 이에 따라 구조적으로 보강되는 효과가 생겨 공력에 의한 블레이드의 휘어짐이 억제되고, 일반적인 풍력 발전기용 블레이드 보다 더욱 고속에서도 사용이 가능하며 끝단이 연결되어있으므로, 끝단 와류를 약화시켜 공력 성능을 향상시키고 소음을 줄일 수 있다. 또한 본 발명의 블레이드는 전진각과 후퇴각을 갖고 있어 소음이 전파되는 방향성이 감소되는 효과가 있다.
풍력 발전기, 블레이드, 블레이드 끝단, 구조 강화, 날개 끝 와류, 저소음

公开(公告)号：KR1020050097085A

公开(公告)日：2005-10-07

申请号：KR1020040021812

申请日：2004-03-30

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L21/336

Abstract: 본 발명은 이온화 충돌을 이용한 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자는 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 소스 영역과; 상기 소스 영역 상부에 형성된 마스크층과; 상기 소스 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 반도체기판의 타단에 일정 길이의 진성영역을 구현하기 위해 상기 측벽 게이트 및 상기 게이트 절연막의 상부에 형성된 제 1 절연막 측벽과; 상기 제 1 절연막 측벽의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 드레인 영역으로 구성된 것으로서, 종래의 반도체 소자와 달리 소스 또는 드레인 중 어느 하나의 영역이 돌출되고 측벽 게이트를 이용하기 때문에 제조공정을 간단히 할 수 있으며, 게이트, 소스/드레인, 채널 및 진성영역이 자기 정렬되어 형성되며, 기생성분이 억제되어 소자의 성능을 향상시킬 수 있고, 궁극적으로는 소자의 축소화가 용이한 장점이 있다.

公开(公告)号：KR100804738B1

公开(公告)日：2008-02-19

申请号：KR1020070004973

申请日：2007-01-16

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 고형수 ,  박병국 ,  홍승범 ,  박철민 ,  최우영 ,  김종필 ,  송재영 ,  김상완

IPC: H01L21/66 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/66636 ,  H01L29/66659 ,  H01L29/78 ,  G01R1/067

Abstract: A semiconductor probe using an impact-ionization semiconductor device is provided to remarkably improve the limit of sensitivity of a resistive probe and easily adjust the quantity of charges capable of being detected by a probe by developing a new probe structure for easily adjusting the band energy of a source. One tilted surface of a probe is formed by an anisotropic etch process using a first etch mask pattern formed on a silicon substrate. After impurities are doped into the exposed substrate to form a first semiconductor electrode region(16), the first etch mask pattern is removed. A second etch mask pattern opposite to the direction of the first etch mask pattern is formed on the silicon substrate. Space layers are formed on the sidewalls of the second etch mask pattern. After the exposed silicon substrate is anisotropically etched to form an opposite tilted surface of the probe, the second etch mask pattern is removed. Impurities are doped into the exposed substrate to form a second semiconductor electrode region(18), and the second etch mask pattern is removed. A silicon oxide layer pattern is formed on the resultant structure by a known method. Space layers are formed on both sidewalls of the silicon oxide layer pattern. By using the space layer, a predetermined depth of the silicon substrate is etched by a photolithography process, and the space layer is removed. The first semiconductor electrode region can be a source terminal, and the second semiconductor electrode region can be a drain terminal.

Abstract translation: 提供使用冲击电离半导体器件的半导体探针，以显着提高电阻式探头的灵敏度极限，并且通过开发新的探针结构容易地调节能够由探针检测的电荷量，从而容易地调节带电能 来源。 通过使用形成在硅衬底上的第一蚀刻掩模图案的各向异性蚀刻工艺形成探针的一个倾斜表面。 在将杂质掺杂到暴露的衬底中以形成第一半导体电极区域（16）之后，去除第一蚀刻掩模图案。 在硅衬底上形成与第一蚀刻掩模图案的方向相反的第二蚀刻掩模图案。 空间层形成在第二蚀刻掩模图案的侧壁上。 在暴露的硅衬底被各向异性蚀刻以形成探针的相对的倾斜表面之后，去除第二蚀刻掩模图案。 将杂质掺杂到暴露的衬底中以形成第二半导体电极区域（18），并且去除第二蚀刻掩模图案。 通过已知的方法在所得结构上形成氧化硅层图案。 空间层形成在氧化硅层图案的两个侧壁上。 通过使用空间层，通过光刻工艺蚀刻硅衬底的预定深度，并且去除空间层。 第一半导体电极区域可以是源极端子，第二半导体电极区域可以是漏极端子。

公开(公告)号：KR100622675B1

公开(公告)日：2006-09-19

申请号：KR1020050042730

申请日：2005-05-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  최우영

IPC: H01L21/336

Abstract: 본 발명은 메사(mesa) 구조를 가진 터널링 소자에 관한 것으로, 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 드레인 영역과; 상기 드레인 영역 상부에 형성된 마스크층과; 상기 드레인 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 측벽 게이트의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 소스 영역으로 구성된 터널링 전계효과 트랜지스터의 구조를 제공하여, 본 발명에 의한 측벽 게이트와 절연막 측벽들을 적절히 이용하게 되면 종래 MOSFET 구조의 터널링 소자 제조공정에서 소요되는 마스크 수를 대폭 줄여 공정 단가를 낮출 수 있는 효과가 있다.
터널링, 반도체, 소자, 자기 정렬

Abstract translation: 本发明涉及一种具有台面结构的隧穿装置，包括：台阶式半导体衬底; 形成在半导体衬底的突出端处的漏极区域; 掩模层，形成在漏极区上; 栅极绝缘膜，形成在所述漏极区域的一侧和所述半导体基板的另一侧的整个上表面上; 形成在栅极绝缘膜的上部上的侧壁栅极; 按照与侧壁栅极的边缘，以提供由所述半导体衬底中，当根据本发明，传统的MOSFET结构的隧穿装置的适当使用侧壁栅极和绝缘膜侧壁的另一端的一个区域下方形成的源极区域的隧穿场效应晶体管的结构 制造过程中所需的掩模数量可以大大减少，工艺成本可以降低。

公开(公告)号：KR100538147B1

公开(公告)日：2005-12-21

申请号：KR1020040021812

申请日：2004-03-30

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L21/336

Abstract: 본 발명은 이온화 충돌을 이용한 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자는 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 소스 영역과; 상기 소스 영역 상부에 형성된 마스크층과; 상기 소스 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 반도체기판의 타단에 일정 길이의 진성영역을 구현하기 위해 상기 측벽 게이트 및 상기 게이트 절연막의 상부에 형성된 제 1 절연막 측벽과; 상기 제 1 절연막 측벽의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 드레인 영역으로 구성된 것으로서, 종래의 반도체 소자와 달리 소스 또는 드레인 중 어느 하나의 영역이 돌출되고 측벽 게이트를 이용하기 때문에 제조공정을 간단히 할 수 있으며, 게이트, 소스/드레인, 채널 및 진성영역이 자기 정렬되어 형성되며, 기생성분이 억제되어 소자의 성능을 향상시킬 수 있고, 궁극적으로는 소자의 축소화가 용이한 장점이 있다.

公开(公告)号：KR100842923B1

公开(公告)日：2008-07-03

申请号：KR1020070022550

申请日：2007-03-07

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 고형수 ,  박병국 ,  홍승범 ,  박철민 ,  최우영 ,  김종필 ,  송재영 ,  김상완

IPC: G11B9/14 ,  G11B9/02

CPC classification number: H01L29/7834 ,  B82Y10/00 ,  G11B9/1409 ,  H01L21/28123 ,  H01L29/66636

Abstract: A method of manufacturing an enhancement semiconductor probe and an information storage device using the same are provided to reduce a process variable in device performance and to increase reliability of mass production by anisotropic-wet-etching a silicon substrate using side-walls. A method of manufacturing an enhancement semiconductor probe comprises the steps of: forming a first etching mask pattern(110a) on a silicon substrate(100c) to form a tip part of the probe in a first direction and forming side-wall areas at two sides of the first etching mask pattern; anisotropic-etching the silicon substrate to form two inclined surfaces of the probe; forming source and drain areas(160,170,180,190) on the silicon substrate by injecting dopants, using the side-wall area as masks, and removing the side-wall areas; removing the first etching mask pattern; forming a second etching mask pattern to form a tip part of the probe in a second direction; forming space layers at two sides of the second etching mask pattern; and etching the silicon substrate by photographing and etching processes and removing the space layers.

Abstract translation: 提供一种制造增强半导体探针的方法和使用其的信息存储装置，以减少器件性能中的工艺变量，并且通过使用侧壁对硅衬底进行各向异性湿蚀刻来提高批量生产的可靠性。 一种制造增强型半导体探针的方法包括以下步骤：在硅衬底（100c）上形成第一蚀刻掩模图案（110a），以在第一方向上形成探针的尖端部分，并在两侧形成侧壁区域 的第一蚀刻掩模图案; 各向异性蚀刻硅衬底以形成探针的两个倾斜表面; 通过注入掺杂剂在硅衬底上形成源极和漏极区域（160,170,180,190），使用侧壁区域作为掩模，并去除侧壁区域; 去除第一蚀刻掩模图案; 形成第二蚀刻掩模图案以在第二方向上形成探针的末端部分; 在第二蚀刻掩模图案的两侧形成空间层; 并通过拍摄和蚀刻工艺蚀刻硅衬底并去除空间层。

公开(公告)号：KR1020030089162A

公开(公告)日：2003-11-21

申请号：KR1020020027239

申请日：2002-05-17

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L29/78

Abstract: PURPOSE: A method for manufacturing an FET(Field Effect Transistor) having an LDD(Lightly Doped Drain) is provided to be capable of improving the reproductivity of a process, automating the process, and preventing contamination. CONSTITUTION: After forming the first oxide layer at the upper portion of an isolating layer, the first oxide sidewalls(45a,45b) are formed at both sides of a gate(43a) by carrying out the first dry etching process at the first oxide layer. After forming a nitride layer at the upper portion of the resultant structure, nitride sidewalls are formed at each outer portion of the first oxide sidewalls by carrying out the second dry etching process at the nitride layer. Then, a source and drain region(48a,48b) are formed at a semiconductor substrate(41) by implanting ions. The nitride sidewalls are removed by carrying out the third dry etching process for remaining the first oxide sidewalls alone. At this time, the insulating layer is selectively etched.

Abstract translation: 目的：提供具有LDD（轻掺杂漏极）的FET（场效应晶体管）的制造方法，能够提高工艺的再现性，使工艺自动化，防止污染。 构成：在隔离层的上部形成第一氧化物层之后，通过在第一氧化物层进行第一干蚀刻工艺，在栅极（43a）的两侧形成第一氧化物侧壁（45a，45b） 。 在所得结构的上部形成氮化物层之后，通过在氮化物层进行第二次干蚀刻工艺，在第一氧化物侧壁的每个外部形成氮化物侧壁。 然后，通过注入离子在半导体衬底（41）处形成源区和漏区（48a，48b）。 通过执行用于仅剩下第一氧化物侧壁的第三干蚀刻工艺来去除氮化物侧壁。 此时，绝缘层被选择性蚀刻。

公开(公告)号：KR100443754B1

公开(公告)日：2004-08-09

申请号：KR1020020027239

申请日：2002-05-17

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L29/78

Abstract: PURPOSE: A method for manufacturing an FET(Field Effect Transistor) having an LDD(Lightly Doped Drain) is provided to be capable of improving the reproductivity of a process, automating the process, and preventing contamination. CONSTITUTION: After forming the first oxide layer at the upper portion of an isolating layer, the first oxide sidewalls(45a,45b) are formed at both sides of a gate(43a) by carrying out the first dry etching process at the first oxide layer. After forming a nitride layer at the upper portion of the resultant structure, nitride sidewalls are formed at each outer portion of the first oxide sidewalls by carrying out the second dry etching process at the nitride layer. Then, a source and drain region(48a,48b) are formed at a semiconductor substrate(41) by implanting ions. The nitride sidewalls are removed by carrying out the third dry etching process for remaining the first oxide sidewalls alone. At this time, the insulating layer is selectively etched.

Abstract translation: 目的：提供一种用于制造具有LDD（轻掺杂漏极）的FET（场效应晶体管）的方法，以便能够改善过程的再现性，使过程自动化并防止污染。 构成：在隔离层的上部形成第一氧化物层之后，通过在第一氧化物层上进行第一干法刻蚀工艺，在栅极（43a）的两侧形成第一氧化物侧壁（45a，45b） 。 在所得结构的上部形成氮化物层之后，通过在氮化物层处执行第二干蚀刻工艺，在第一氧化物侧壁的每个外部处形成氮化物侧壁。 然后，通过注入离子在半导体衬底（41）上形成源极和漏极区域（48a，48b）。 通过执行第三干蚀刻工艺去除氮化物侧壁，以保留第一氧化物侧壁单独。 此时，绝缘层被选择性地蚀刻。