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公开(公告)号：KR100497333B1
公开(公告)日：2005-06-28
申请号：KR1020020069434
申请日：2002-11-09
Applicant: 한국전자통신연구원
Abstract: 본 발명은 감지된 가스 도는 적외선 정보가 열전도에 의하여 짧은 시각내에 감쇄하는 것을 방지하는데 적합한 감지기용 픽셀 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 감지기용 픽셀은 판독용 집적회로가 형성된 반도체 기판, 상기 반도체 기판상에 공기 간극을 두고 이격된 감지부, 및 상기 감지부와 상기 반도체기판을 물리적으로 연결하는 절연성 기둥을 포함하여, 가스 또는 적외선 등을 감지하는 게이트에 의하여 트랜지스터 드레인 전류가 변화하는 TFT 구조가 진공이나 공기간극에 의하여 반도체 기판과 이격되므로써 감지된 정보가 열전도에 의하여 짧은 시각내에 감쇄하는 것을 방지하기 때문에 주사방식용 감지기 어레이를 구현할 수 있다.
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公开(公告)号：KR100495802B1
公开(公告)日：2005-06-16
申请号：KR1020020065430
申请日：2002-10-25
Applicant: 한국전자통신연구원
Abstract: 본 발명은 적외선 감지용 픽셀 및 그 제조방법에 관한 것으로, 읽어내기 회로를 포함하는 반도체 기판, 반도체 기판 상부에 공간적으로 분리되어 위치하며 적외선을 감지하는 감지부 및 반도체 기판과 감지부를 연결하며, 외부에 절연 기둥 및 내부에 전도성 브릿지의 이중 실린더 모양으로 된 복수개의 지지대를 포함하고, 감지부로부터 감지된 신호는 전도성 브릿지를 통해 반도체 기판의 읽어내기 회로에 전달되는 것을 특징으로 한다. 따라서, 구조가 제조되기에 용이하며 열적 및 전기적 특성도 종래의 구조보다 양호하고, 감지기의 면적 효율이 높은 효과가 있다.
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公开(公告)号：KR1020040041264A
公开(公告)日：2004-05-17
申请号：KR1020020069436
申请日：2002-11-09
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A pixel array for an infrared ray detector having a TFT(Thin Film Transistor) structure and a manufacturing method thereof are provided to be capable of restraining the attenuation of detected infrared ray information in short time due to thermal conductivity. CONSTITUTION: A pixel array for an infrared ray detector includes a semiconductor substrate(31) having an IC(Integrated Circuit) for reading infrared rays. At this time, the IC for reading infrared rays includes an electrode(32). The pixel array for an infrared ray detector further includes an infrared ray detecting part spaced apart from the semiconductor substrate as much as the height of an air gap(48), and a conductive connection electrode(37a) for connecting the infrared ray detecting part with the electrode. Preferably, the infrared ray detecting part includes a plurality of infrared ray detecting layers(40).
Abstract translation: 目的：提供具有TFT（薄膜晶体管）结构的红外线检测器的像素阵列及其制造方法，其能够在短时间内抑制由于导热性而导致的检测出的红外线信息的衰减。 构成：用于红外线检测器的像素阵列包括具有用于读取红外线的IC（集成电路）的半导体衬底（31）。 此时，用于读取红外线的IC包括电极（32）。 用于红外线检测器的像素阵列还包括与半导体衬底间隔开多个气隙（48）的高度的红外线检测部分和用于将红外线检测部分与 电极。 优选地，红外线检测部分包括多个红外线检测层（40）。
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公开(公告)号：KR100246602B1
公开(公告)日：2000-03-15
申请号：KR1019970036696
申请日：1997-07-31
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L29/66477 , H01L21/02381 , H01L21/02532 , H01L21/02639 , H01L29/41733 , H01L29/66636 , H01L29/66772 , H01L29/78618 , H01L29/78654 , H01L29/78684
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 바디 단자가 플로팅된 SOI 기판 상에 형성된 모스 트랜지스터에서의 낮은 항복전압 및 높은 소오스/드레인 저항 특성을 개선하는 모스 트랜지스터 및 그 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 종래의 통상적인 공정을 크게 변화시키지 않으면서, 선택적 SiGe 에피택셜층(또는 Ge을 포함하는 선택적 폴리실리콘층)에 의한 밴드 갭 조절로 기생 바이폴라의 작용을 저하시킴으로서 항복전압 저하를 방지하고, SiGe 에피택셜층(또는 Ge를 포함하는 선택적 폴리실리콘층)의 두께를 증가시킴으로써 소오스/드레인 저항을 낮춤.
4. 발명의 중요한 용도
반도체 장치 제조에 이용됨.-
公开(公告)号：KR100170475B1
公开(公告)日：1999-03-30
申请号：KR1019950052672
申请日：1995-12-20
Applicant: 한국전자통신연구원
IPC: H01L21/76
Abstract: 본 발명은 에스오아이 모스트랜지스터의 소자 격리방법에 관한 것으로서 매몰산화막 및 실리콘층을 갖는 실리콘기판으로 이루어진 SOI 기판 상에 완충 산화막과 실리콘 질화막을 증착한 후 포토리쏘그래피 방법에 의해 활성영역을 한정하는 공정과, 상술한 구조의 전 표면에 상기 활성영역보다 두꺼운 격리 산화막을 증착하는 공정과, 상기 활성영역의 상부에 상기 격리산화막의 측벽과 소정 거리 이격된 감광막을 형성하는 공정과, 상기 감광막의 가장자리가 흘러 내려 상기 격리산화막의 측벽을 감싸도록 열처리하는 공정과, 상기 격리산화막의 노출된 부분을 제거하여 상기 실리콘 질화막을 노출시키는 공정과, 상기 감광막을 제거하고 상기 열산확이 노출되도록 상기 실리콘 질화막을 제거하는 공정과, 상기 활성영역이 노출되도록 완충산화막을 제 거하고 상기 활성영역의 노출된 부분을 열산화시켜 게이트 산화막을 형성한 후 상기 게이트 산화막의 상부에 게이트를 형성하는 공정을 구비한다.
따라서, 채널 영역으로 이용되는 활성영역의 주위에 소자를 격리하기 위한 격리산화막을 활성영역의 두께로 형성하여 활성영역의 측면으로 전류가 누설되는 것을 감소시킬 수 있다.-
Patent Agency Ranking
公开(公告)号：KR100160917B1
公开(公告)日：1999-02-01
申请号：KR1019950053642
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 본 발명은 자기정렬형 MOS 트랜지스터의 제조방법에 관한것으로 채널영역에 게이트전극이 자기정렬되어 소오스/드레인영역이 대칭적으로 형성되어 소자의 특성이 개선되는 동시에 고집적화 될 수 있는 MOS 트랜지스터의 제조방법에 관한것이다.
상술한 본 발명은 채널형성영역의 상부가 노출되도록 제2개구부를 형성하는 공정과, 전면에 폴리실리콘(17) 을 증착하고 이를 패터닝하여 제2개구부(14) 의 내부에만 폴리실리콘(17) 을 잔존시켜 이를 게이트전극(20) 으로 형성하여 채널영역과 게이트전극(20) 이 자기정렬되게 함으로써 게이트전극(20) 의 폭을 최소화함으로써 실현된다.-
公开(公告)号：KR1019980034536A
公开(公告)日：1998-08-05
申请号：KR1019960052619
申请日：1996-11-07
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 다결정 규소 소오스/드레인 전극을 가지는 모스 트랜지스터를 제조하기 위해 CMP 공정을 수행할 경우 넓은 소오스/드레인 영역에 dishing 현상이 발생되어 소오스/드레인 영역이 외부 전극과 단절되는 문제점을 해결하기 위해 여러개의 소오스/드레인 전극을 분할하고 그 전극 사이에 산화막 기둥을 형성함으로써 CMP 공정시 균일한 두께의 다결정규소를 얻을 수 있으며, dishing 현상의 발생을 억제할 수 있는 다중 소오스/드레인 전극을 갖는 모스 트랜지스터 제조 방법이 개시된다.
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公开(公告)号：KR100122394B1
公开(公告)日：1997-09-04
申请号：KR1019930028267
申请日：1993-12-17
Applicant: 한국전자통신연구원
IPC: H01L21/265
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公开(公告)号：KR1019970010684B1
公开(公告)日：1997-06-30
申请号：KR1019930028265
申请日：1993-12-17
Applicant: 한국전자통신연구원
IPC: H01L27/12
Abstract: A SOI(Silicon On Insulator) MOS transistor structure uses a substrate dopant concentration over 1018cm-3 under a buried oxide film, prevents a leakage current flowing to a backside channel, and thus enhances an on-off characteristic of MOS element. The SOI element structure forms the buried oxide films(2,12) on a substrate by a predetermined thickness, and forms a surface silicon(3) or p-epi layer(10) having a thickness 0.2-0.3 Pm on the buried oxide films(2,12). Accordingly, a substrate has a higher dopant density than the surface silicon.
Abstract translation: SOI（绝缘体上硅）MOS晶体管结构在掩埋氧化膜下使用衬底掺杂剂浓度超过1018cm-3，防止流向背面通道的漏电流，从而增强MOS元件的导通 - 截止特性。 SOI元件结构在衬底上形成预定厚度的掩埋氧化物膜（2,12），并且在掩埋氧化物膜上形成厚度为0.2-0.3Pm的表面硅（3）或p-外延层（10） （2,12）。 因此，衬底具有比表面硅更高的掺杂剂密度。
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