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公开(公告)号：KR1020150057798A
公开(公告)日：2015-05-28
申请号：KR1020130141596
申请日：2013-11-20
Applicant: 한국전자통신연구원
IPC: G06F12/08
CPC classification number: G06F12/0897 , G06F12/0862 , G06F2212/1021 , G06F2212/6022
Abstract: 본발명은미스페널티를줄일수 있는캐시제어장치및 방법에관한것이다. 본발명에따른캐시제어장치는메모리의데이터를저장하는제1 레벨캐시와, 제1 레벨캐시와연결되어, 데이터요청명령에대하여제1 레벨캐시가데이터호출을실패하는경우프로세서에의하여액세스되는제2 레벨캐시와, 제1 및제2 레벨캐시와연결되어, 제1 및제2 레벨캐시로부터코어로전달되는데이터를임시저장하는프리펫치버퍼및 제1 레벨캐시와연결되고, 제1 레벨캐시의어드레스정보및 데이터를수신하는라이트버퍼를포함한다. 또한, 본발명에따른캐시제어방법은데이터요청명령을수신하는단계와, 제1레벨캐시에대하여데이터요청명령에따라데이터를호출하는단계와, 제1 레벨캐시가상기데이터호출을실패하는경우, 데이터요청명령을포함하는라인에대한연속라인을읽는단계와, 캐시읽기동작시 제1 레벨캐시또는제2 레벨캐시로부터코어로전달되는데이터를프리펫치버퍼에임시저장하는단계및 캐시쓰기동작시 제1 레벨캐시의어드레스정보및 데이터를수신하는단계를포함한다.
Abstract translation: 本发明涉及一种用于控制高速缓存的装置和方法，从而可以减少错过罚款。 该装置包括：存储存储器的数据的第一级缓存; 第二级高速缓存，其与第一级高速缓存连接，并且如果第一级高速缓存未能呼叫数据则被处理器访问; 连接到第一级高速缓存和第二级高速缓冲存储器并将从第一级高速缓存和第二级高速缓存发送的数据临时存储到核心的预取缓冲器; 以及连接到第一级高速缓存并接收第一级高速缓存的地址信息和数据的光缓冲器。 该方法包括以下步骤：接收数据请求命令; 根据数据请求命令对第一高速缓存级别调用数据; 如果第一级缓存无法调用数据，则读取包含数据请求命令的行的连续行; 在高速缓存读取操作期间将从第一级高速缓存或第二级高速缓存发送的数据临时存储在预取缓冲器中; 以及在高速缓存写入操作期间接收第一级高速缓存的地址信息和数据。
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公开(公告)号：KR101419378B1
公开(公告)日：2014-07-16
申请号：KR1020100116380
申请日：2010-11-22
Applicant: 한국전자통신연구원
IPC: H04N19/423
Abstract: 영상 처리를 위한 시스템을 제공한다. 영상 처리를 위한 시스템은 프레임 데이터를 저장하기 위한 프레임 메모리, 입력되는 데이터를 저장하고, 프레임 메모리부로 전달하기 위한 입력 비디오 버퍼, 복수의 매크로 블록을 저장하기 위한 매크로 블록 버퍼, 거친 움직임 예측을 위한 참조 프레임의 검색영역을 저장하기 위한 제1 서치윈도우 버퍼, 미세 움직임 예측을 위한 참조 프레임의 검색영역을 저장하기 위한 제2 서치윈도우 버퍼, 디블로킹 필터를 수행한 결과를 저장하기 위한 디블록드 매크로 블록 버퍼 및 입력 비디오 버퍼, 매크로 블록 버퍼, 제1 서치윈도우 버퍼, 제2 서치윈도우 버퍼, 디블록드 매크로 블록 버퍼 및 프레임 메모리에 대한 기입 및 독출을 수행하기 위한 프레임 메모리 컨트롤러를 포함한다.
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公开(公告)号：KR1020120055784A
公开(公告)日：2012-06-01
申请号：KR1020100117121
申请日：2010-11-23
Applicant: 한국전자통신연구원
Inventor： 한진호
CPC classification number: G06F1/324 , G06F1/26 , Y02D10/126 , G06F15/80
Abstract: PURPOSE: A power control apparatus of a multi-core processor and a method thereof are provided to control various parameters related to power and to reduce load of power. CONSTITUTION: A processor core(1) supplies code information about an execution target application program to a power adjustment controller(2). The power adjustment controller receives the code information about the application program. The power adjustment controller determines an operation frequency of the processor core. The power adjustment controller supplies A clock gating and power gating value to the processor core.
Abstract translation: 目的：提供多核处理器的功率控制装置及其方法，以控制与功率相关的各种参数并减少功率负载。 构成：处理器核心（1）将关于执行目标应用程序的代码信息提供给功率调节控制器（2）。 功率调节控制器接收关于应用程序的代码信息。 功率调节控制器确定处理器核心的操作频率。 功率调节控制器为处理器内核提供时钟门控和电源门控值。
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公开(公告)号：KR100928701B1
公开(公告)日：2009-11-27
申请号：KR1020070132721
申请日：2007-12-17
Applicant: 한국전자통신연구원
Abstract: An intra prediction coding acceleration method and a device thereof are provided to accelerate an intra prediction coding process by using a fast mode decision method for intra prediction. An intra prediction mode unit calculates an intra prediction mode according to neighboring block data of a block for performing intra prediction. A DCT(Discrete Cosine Transform) converter converts the calculated intra prediction mode value through a DCT process. An SAE(Sum of Absolute Error) calculator(600) calculates an SAE value according to the DCT value. A quantizer quantizes the DCT-applied value. An output multiplexer determines an optimum quantized intra mode by using the SAE calculated value and the quantized value.
Abstract translation: 提供帧内预测编码加速方法及其装置，以通过使用用于帧内预测的快速模式判定方法来加速帧内预测编码处理。 帧内预测模式单元根据用于执行帧内预测的块的相邻块数据来计算帧内预测模式。 DCT（离散余弦变换）转换器通过DCT处理将计算的帧内预测模式值转换。 SAE（绝对误差和）计算器（600）根据DCT值计算SAE值。 量化器量化DCT应用的值。 输出多路复用器通过使用SAE计算值和量化值来确定最佳量化帧内模式。
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公开(公告)号：KR100928272B1
公开(公告)日：2009-11-24
申请号：KR1020070132717
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04N19/433
Abstract: 본 발명은 현재 프레임의 매크로 블록에서 홀수 행만을 저장하는 CME 매크로 블록 버퍼, 현재 프레임의 매크로 블록에 상응하는 참조 프레임의 휘도 신호의 홀수 행만을 저장하는 CME 참조 영역 버퍼 및 상기 CME 매크로 블록 버퍼 및 상기 CME 참조 영역 버퍼에 저장된 값에 상응하여 2 화소 추정을 수행하는 2화소 추정부를 포함하는 동영상 부호화에서 움직임 추정 장치를 제공할 수 있다.
H.264, 움직임 추정Abstract translation: 当在对H.254视频进行编码的同时执行运动估计时，提供了用于视频编码的运动估计方法及其设备，以有效地使用存储器。 CME（粗略模式估计）宏块缓冲器（223）仅在当前帧的宏块中存储奇数单元行。 CME参考区缓冲器（221）仅存储对应于当前帧的宏块的参考帧的亮度信号的奇数单元行。 2像素估计器（225）根据存储在CME宏块缓冲器和CME参考区域缓冲器中的值执行2像素估计处理。 CME宏块缓冲区包括如下。 第一个CME宏块缓冲区只存储奇数行。 第二个CME宏块缓冲区只存储偶数行。
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Patent Agency Ranking
公开(公告)号：KR1020090065243A
公开(公告)日：2009-06-22
申请号：KR1020070132721
申请日：2007-12-17
Applicant: 한국전자통신연구원
CPC classification number: H04N19/159 , H04N19/103 , H04N19/124 , H04N19/625
Abstract: An intra prediction coding acceleration method and a device thereof are provided to accelerate an intra prediction coding process by using a fast mode decision method for intra prediction. An intra prediction mode unit calculates an intra prediction mode according to neighboring block data of a block for performing intra prediction. A DCT(Discrete Cosine Transform) converter converts the calculated intra prediction mode value through a DCT process. An SAE(Sum of Absolute Error) calculator(600) calculates an SAE value according to the DCT value. A quantizer quantizes the DCT-applied value. An output multiplexer determines an optimum quantized intra mode by using the SAE calculated value and the quantized value.
Abstract translation: 提供帧内预测编码加速方法及其装置，以通过使用用于帧内预测的快速模式判定方法来加速帧内预测编码处理。 帧内预测模式单元根据用于执行帧内预测的块的相邻块数据来计算帧内预测模式。 DCT（离散余弦变换）转换器通过DCT处理转换计算出的帧内预测模式值。 SAE（绝对误差和）计算器（600）根据DCT值计算SAE值。 量化器量化DCT应用值。 输出多路复用器通过使用SAE计算值和量化值来确定最佳量化帧内模式。
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公开(公告)号：KR1020090039603A
公开(公告)日：2009-04-22
申请号：KR1020080089241
申请日：2008-09-10
Applicant: 한국전자통신연구원
IPC: H04N19/436
CPC classification number: H04N19/436 , H04N19/117 , H04N19/13 , H04N19/139 , H04N19/176
Abstract: An apparatus and a method for video encoding using a pipeline method having variable time slot are provided to prevent a delay of a performing time and unnecessary electrical power consumption by regulating a length of a time slot according to a performing time of a video encoding step by using a termination signal generated in a function block. A video input module(301) receives a digital image signal from an external device, and stores the received signal to a frame memory(308) in macro block unit, and a vertical synchronizing signal, a horizontal synchronization signal, and a data bus signal of a video signal are received and delivered to each of function blocks. A controller(302) determines a length of a time slot according to a termination signal of function blocks(303,304,305,306,307) which are performing a video encoding step. And the controller generates a start signal to operate each of the function blocks according to a determined time slot.
Abstract translation: 提供一种使用具有可变时隙的流水线方法进行视频编码的装置和方法，以通过根据视频编码步骤的执行时间调节时隙的长度来防止执行时间的延迟和不必要的电力消耗 使用在功能块中生成的终止信号。 视频输入模块（301）从外部设备接收数字图像信号，并以宏块单位将接收到的信号存储到帧存储器（308），以及垂直同步信号，水平同步信号和数据总线信号 的视频信号被接收并传送到每个功能块。 控制器（302）根据执行视频编码步骤的功能块（303,304,305,306,307）的终止信号来确定时隙的长度。 并且控制器根据确定的时隙产生启动信号以操作每个功能块。
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公开(公告)号：KR100814904B1
公开(公告)日：2008-03-19
申请号：KR1020060050732
申请日：2006-06-07
Applicant: 한국전자통신연구원
IPC: G06F13/28
CPC classification number: G06F13/28
Abstract: 본 발명은 칩 내부 회로 간에 데이터 전송을 위한 궁극적인 통신 아키텍처의 활용성을 높이고, 버스를 사용하려는 마스터의 기다림을 없애기 위한 통신 구조를 제안한다. 본 발명에 따른 통신 시스템은 메모리 및 주변장치와의 대용량 데이터 통신을 담당하는 직접 메모리 접근 제어기와, 직접 메모리 접근 제어기와 연결되며, 수동적인 회로의 위치에 대한 정보와 연속 전송 길이를 담고 있는 헤더와 시작 주소를 능동적인 회로로부터 수동적인 회로로 전달하고, 직접 메모리 접근 제어기와 데이터를 주고 받는 통신 스위치, 및 직접 메모리 접근 제어기와 데이터 및 주소를 주고받는 메모리 제어기를 포함한다. 본 발명에 의하면, 칩 내부 회로 간에 능동적인 회로 요청 지연을 없애고, 여러 능동적인 회로들이 동시에 데이터 전송을 할 수 있으며, 또한 수동적인 회로 간의 대용량 데이터 통신 속도를 빠르게 하며 이들 간의 통신 혼잡을 제어할 수 있다.
칩 내부 회로 간의 통신 구조, 직접 메모리 접근 제어기(DMAC),-
公开(公告)号：KR1020060071075A
公开(公告)日：2006-06-26
申请号：KR1020050029718
申请日：2005-04-09
Applicant: 한국전자통신연구원
IPC: G06F13/14 , H04N21/234
Abstract: 온-칩 네트워크를 구비한 동영상 인코딩 장치 및 그 설계 방법이 개시된다. 본 발명에 따른 동영상 인코딩 장치는 마스터 모듈과 슬레이브 모듈 사이의 복수 채널을 제공하는 크로스바 스위치, 마스터 모듈과 크로스바 스위치를 연결하는 마스터 네트워크 인터페이스 및 슬레이브 모듈과 크로스바 스위치를 연결하는 슬레이브 네트워크 인터페이스를 포함한다. 본 발명에 의하면, 클러스터 분리에 의해 병렬 처리의 수를 증가시켜 데이터 대역폭을 향상시키고 시스템 전체의 성능을 향상시킬 수 있다.
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公开(公告)号：KR1020040056997A
公开(公告)日：2004-07-01
申请号：KR1020020083748
申请日：2002-12-24
Applicant: 한국전자통신연구원
IPC: H03B5/04
CPC classification number: H03L1/026
Abstract: PURPOSE: A method for compensating temperature of a crystal oscillator is provided to reduce a pre-decoding logic area, an internal connection logic area, and a cell area as well as a silicon area by reducing a cell number of a capacitor array. CONSTITUTION: A memory address for storing capacitor array address information is calculated by subtracting a temperature offset code from a present temperature level(S14). Data of the memory address are read by using the remaining bits except for the lowest bit as the memory addresses when the lowest bit of the memory address is 0. An average value of the data of the memory address except for the lowest bit and the data of the memory address is increased as much as 1 when the lowest bit of the memory address is 1(S20). The data of the memory address and the average value data are transmitted to the first bank and the second bank by comparing the memory address with the temperature boundary code. A capacitor array is controlled by using the transmitted data.
Abstract translation: 目的：提供一种用于补偿晶体振荡器的温度的方法，通过减小电容器阵列的单元数来减少预解码逻辑区域，内部连接逻辑区域，单元区域以及硅区域。 构成：通过从当前温度水平减去温度偏移代码来计算用于存储电容器阵列地址信息的存储器地址（S14）。 当存储器地址的最低位为0时，通过使用除了最低位之外的剩余位作为存储器地址来读取存储器地址的数据。除最低位之外的存储器地址的数据的平均值和数据 当存储器地址的最低位为1时，存储器地址的增加高达1（S20）。 存储器地址和平均值数据的数据通过将存储器地址与温度边界代码进行比较来发送到第一存储体和第二存储体。 通过使用发送的数据来控制电容器阵列。
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