公开(公告)号：DE10162260B4

公开(公告)日：2006-04-06

申请号：DE10162260

申请日：2001-12-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS

IPC: G11C7/12

Abstract: An integrated memory having a memory cell array: including word lines for selecting memory cells, bit lines for reading out or writing data signals of the memory cells, a precharge circuit for precharging at least one of the bit lines to a precharge voltage that differs from a supply voltage of the memory. The precharge circuit has a loop regulating circuit for setting the precharge voltage using an actual voltage of the one of the bit lines. The precharge circuit makes it possible to reduce the power loss of the memory in conjunction with low area consumption.

公开(公告)号：DE102010000302B4

公开(公告)日：2018-08-16

申请号：DE102010000302

申请日：2010-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN

IPC: G11C16/24

Abstract: Bitleitungsschnittstelle, aufweisend:• einen Multiplexer (204) mit einem Signaleingang und mehreren Bitleitungsausgängen;• einen mit dem Multiplexersignaleingang gekoppelten Schreibpfad; und• einen mit dem Multiplexersignaleingang gekoppelten Lesepfad, wobei sich der Lesepfad und der Schreibpfad mindestens eine Komponente teilen, wobei die mindestens eine Komponente einen Schalter mit einem mit dem Multiplexersignaleingang gekoppelten ersten Anschluss und einem mit einem Knoten variabler Impedanz gekoppelten zweiten Anschluss aufweist, wobei der Knoten variabler Impedanz eine erste Impedanz aufweist, wenn sich die Bitleitungsschnittstelle in einem Lesemodus befindet, und eine zweite Impedanz, wenn sich die Bitleitungsschnittstelle in einem Schreibmodus befindet, wobei die erste Impedanz höher als die zweite Impedanz ist.

公开(公告)号：FR2978591B1

公开(公告)日：2018-01-19

申请号：FR1202102

申请日：2012-07-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS ,  OTTERSTEDT JAN ,  SAVIGNAC DOMINIQUE ,  ALLERS WOLF

IPC: G11C7/12

公开(公告)号：FR2879800B1

公开(公告)日：2015-05-29

申请号：FR0507831

申请日：2005-07-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRUFER KLAUS ,  SHUM DANNY PAK CHUM

IPC: G11C11/40 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/861

公开(公告)号：DE102005029493B4

公开(公告)日：2014-10-16

申请号：DE102005029493

申请日：2005-06-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRÜFER KLAUS ,  SHUM DANNY PAK-CHUM

IPC: H01L27/115 ,  G11C16/04 ,  H01L21/8247 ,  H01L29/861

Abstract: Speicherschaltungsanordnung (10) mit: einer Vielzahl Speicherzellen, die in einer Matrix angeordnet sind, welche Zeilen aus Speicherzellen und Spalten aus Speicherzellen enthält, jede Speicherzelle enthält mindestens einen Zelltransistor (T01 bis Tm, n), jeder Zelltransistor (T01 bis Tm, n) enthält einen ersten dotierten Bereich und einen zweiten dotierten Bereich, wobei entweder der erste dotierte Bereich ein Drainbereich (D) und der zweite dotierte Bereich ein Sourcebereich (S) ist oder wobei alternativ der erste dotierte Bereich ein Sourcebereich (S) und der zweite dotierte Bereich ein Drainbereich (D) ist, einer Vielzahl von Wortleitungen (WL0 bis WLm), wobei jede Wortleitung mit Speicherzellen einer Zeile verbunden ist, einer Vielzahl von ersten Bitleitungen (20 bis 24), wobei jede erste Bitleitung mit Speicherzellen einer Spalte verbunden ist, die ersten dotierten Bereiche haben einen anderen Dotiertyp als die zweiten dotierten Bereiche, einem gemeinsamen zweiten dotierten Bereich (S), der Speicherzellen gemeinsam ist, die in einer Spalte aneinandergrenzen, dadurch gekennzeichnet, dass ein erster Abstand (A0) zwischen Floating Gates der Transistoren (T00 bis Tm, n) der in einer Spalte an einem gemeinsamen zweiten dotierten Bereich (S) aneinander grenzenden Speicherzellen kleiner als ein zweiter Abstand (A2) zwischen Floating Gates von Transistoren (T00 bis Tm, n) ist, die an einen gemeinsamen ersten dotierten Bereich in der gleichen Spalte angrenzen, und durch eine Steuerschaltung für eine Lesebetriebsart, wobei die Zelltransistoren Tunnel-Feldeffekttransistoren sind, und wobei die Steuerschaltung in der Lesebetriebsart einen Tunnelstrom durch einen Tunnel-Übergang zwischen einem an dem einen Source- oder Drainbereich des Tunnel-Feldeffekttransistors beginnenden Inversionskanal und dem anderen Source- oder Drainbereich des Tunnel-Feldeffekttransistors fließen lässt, wobei der Tunnelstrom in diesem Übergang durch in einem Floatinggate gespeicherte Ladungen beeinflusst wird.

公开(公告)号：DE102012213101A1

公开(公告)日：2013-01-31

申请号：DE102012213101

申请日：2012-07-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN ,  SAVIGNAC DOMINIQUE

IPC: G11C16/06 ,  H01L27/115

Abstract: Ein Speicher umfasst eine Speicherzelle, die einen ersten Anschluss, einen zweiten Anschluss und einen Kanal umfasst, der sich zwischen dem ersten Anschluss und dem zweiten Anschluss erstreckt. Der Speicher umfasst ferner ein Energiespeicherungselement, das ausgebildet ist, eine Programmierung der Speicherzelle zu unterstützen, wobei das Energiespeicherungselement mit dem ersten Anschluss, einer Energiezufuhreinrichtung, die mit dem Energiespeicherungselement gekoppelt ist, und einer Steuerung gekoppelt ist. Die Steuerung ist ausgebildet, die Energiezufuhreinrichtung zu aktivieren und den Kanal der Speicherzelle in einen nicht leitfähigen Zustand zu bringen zum Versorgen des Energiespeicherungselements mit Energie, und um nachfolgend den Kanal der Speicherzelle in einen leitfähigen Zustand zu bringen zum Programmieren der Speicherzelle basierend auf der Energie, die in dem Energiespeicherungselement gespeichert ist.

公开(公告)号：FR2956228A1

公开(公告)日：2011-08-12

申请号：FR1100362

申请日：2011-02-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS ,  BUKETHAL CHRISTOPH ,  OTTERSTEDT JAN

IPC: G06F15/173 ,  G11C7/06

Abstract: Circuit de commande de débit d'écriture qui comprend un circuit de commande configuré pour activer au moins une ligne de mots, écrire un premier bit de données dans une première cellule de mémoire associée à la ligne de mots activée, écrire un bit de données suivant dans une cellule de mémoire suivante associée à la ligne de mots activée en procurant un registre à décalage configuré pour que le circuit de commande retarde la procuration du premier état de polarisation d'écriture et de l'état de polarisation d'écriture suivant d'une durée non nulle d'imbrication de fenêtre d'écriture.

公开(公告)号：DE102010016922A1

公开(公告)日：2010-12-09

申请号：DE102010016922

申请日：2010-05-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： DIRSCHERL GERD ,  GAMMEL BERNDT ,  KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  RUEPING STEFAN ,  SCHLAZER PHILIP

IPC: G11C7/24 ,  G11C13/02

公开(公告)号：DE102010000458A1

公开(公告)日：2010-11-11

申请号：DE102010000458

申请日：2010-02-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIRSCHL THOMAS ,  OTTERSTEDT JAN

IPC: G11C16/14

公开(公告)号：DE102010000302A1

公开(公告)日：2010-09-16

申请号：DE102010000302

申请日：2010-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN

IPC: G11C16/24

Abstract: Bei einer Ausführungsform wird eine Bitleitungsschnittstelle offenbart. Die Bitleitungsschnittstelle besitzt einen Multiplexer (204) mit mehreren Bitleitungsausgängen und einen mit einem Multiplexersignaleingang gekoppelten Schreibpfad. Die Bitleitungsschnittstelle besitzt außerdem einen mit dem Multiplexersignaleingang gekoppelten Lesepfad, wobei sich der Lesepfad und der Schreibpfad mindestens eine Komponente teilen.