公开(公告)号：KR1020040005516A

公开(公告)日：2004-01-16

申请号：KR1020020040093

申请日：2002-07-10

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  박문한 ,  권대진

IPC: H01L27/115

CPC classification number: H01L27/11568 ,  H01L21/022 ,  H01L21/02238 ,  H01L21/02326 ,  H01L21/28282 ,  H01L21/3144 ,  H01L21/31612 ,  H01L21/32105 ,  H01L27/115 ,  H01L29/66833

Abstract: PURPOSE: A method for fabricating a non-volatile memory(NVM) device with a silicon-oxide-nitride-oxide-silicon(SONOS) structure is provided to prevent electrical connection between a silicon nitride layer as a charge trap layer and a polysilicon layer as a control gate electrode by oxidizing the upper and side surfaces of the silicon nitride. CONSTITUTION: A silicon oxide pattern(213) as a tunneling layer and a silicon nitride pattern(215) as a silicon nitride pattern are formed on a semiconductor substrate(200). An oxide process is performed to form the silicon oxynitride layer(219) as a shielding layer on the upper and side surfaces of the silicon nitride pattern and to form a gate insulation layer on the exposed surface of the semiconductor substrate. The control gate electrode is formed on the silicon oxynitride layer and the gate insulation layer.

Abstract translation: 目的：提供一种用于制造具有氧化硅 - 氮化物 - 氧化物 - 硅（SONOS）结构的非易失性存储器（NVM）器件的方法，以防止作为电荷陷阱层的氮化硅层和多晶硅层之间的电连接 作为通过氧化氮化硅的上表面和侧表面的控制栅电极。 构成：在半导体衬底（200）上形成作为隧穿层的氧化硅图案（213）和作为氮化硅图案的氮化硅图案（215）。 进行氧化处理以在氮化硅图案的上表面和侧表面上形成作为屏蔽层的氮氧化硅层（219），并在半导体衬底的暴露表面上形成栅极绝缘层。 控制栅电极形成在氧氮化硅层和栅极绝缘层上。

公开(公告)号：KR100366614B1

公开(公告)日：2003-01-06

申请号：KR1019990043991

申请日：1999-10-12

Applicant: 삼성전자주식회사

Inventor： 안동호 ,  박문한

IPC: H01L21/76

Abstract: PURPOSE: A method for forming a T-shaped trench isolation layer is provided to prevent degradation of device reliability due to an opened void. CONSTITUTION: In the method, the first trench is formed in a substrate(110) by using a mask pattern(120). The mask pattern(120) is composed of a gate oxide layer(122), a polysilicon layer(124), a silicon nitride layer(126) and a silicon oxide layer(128). Then, an insulating spacer is formed on sidewalls of the first trench and the mask pattern(120). Thereafter, the substrate(110) is etched again by using both the insulating spacer and the mask pattern(120) as an etching mask, so that the second trench is formed narrower and deeper than the first trench. The second trench is then filled with an insulating material to obtain the T-shaped trench isolation layer(I).

Abstract translation: 目的：提供一种用于形成T形沟槽隔离层的方法，以防止由于开放空隙而导致的器件可靠性的降低。 构成：在该方法中，通过使用掩模图案（120）在衬底（110）中形成第一沟槽。 掩模图案（120）由栅氧化层（122），多晶硅层（124），氮化硅层（126）和氧化硅层（128）组成。 然后，在第一沟槽和掩模图案（120）的侧壁上形成绝缘间隔物。 之后，通过使用绝缘间隔物和掩模图案（120）作为蚀刻掩模，再次蚀刻衬底（110），使得第二沟槽形成为比第一沟槽更窄和更深。 然后用绝缘材料填充第二沟槽以获得T形沟槽隔离层（I）。

公开(公告)号：KR1020020005849A

公开(公告)日：2002-01-18

申请号：KR1020000039317

申请日：2000-07-10

Applicant: 삼성전자주식회사

Inventor： 이한신 ,  박문한

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: PURPOSE: A method for isolating a trench device is provided to improve productivity of a semiconductor device by simplifying a process for filling an insulating layer in an inside of a trench. CONSTITUTION: An etch mask pattern(16) is formed on an upper portion of a semiconductor substrate(10) in order to expose a predetermined region of the semiconductor substrate(10). The exposed semiconductor substrate(10) is etched and a trench is formed by using the etch mask pattern as an etch mask. An insulating layer(23) for filling an inside of the trench is formed on the whole surface of the above structure formed with the trench. A material layer(24) is laminated on the insulating layer(23). The etch mask pattern is exposed by etching the material layer(24) and the insulating layer(23). An isolation layer pattern is formed within the trench. The exposed etch mask pattern is removed.

Abstract translation: 目的：提供一种用于隔离沟槽器件的方法，通过简化用于填充沟槽内部的绝缘层的工艺来提高半导体器件的生产率。 构成：为了暴露半导体衬底（10）的预定区域，在半导体衬底（10）的上部形成蚀刻掩模图案（16）。 蚀刻暴露的半导体衬底（10）并且通过使用蚀刻掩模图案作为蚀刻掩模形成沟槽。 在形成有沟槽的上述结构的整个表面上形成用于填充沟槽内部的绝缘层（23）。 材料层（24）层压在绝缘层（23）上。 通过蚀刻材料层（24）和绝缘层（23）来暴露蚀刻掩模图案。 在沟槽内形成隔离层图案。 去除暴露的蚀刻掩模图案。

公开(公告)号：KR1020010036816A

公开(公告)日：2001-05-07

申请号：KR1019990043989

申请日：1999-10-12

Applicant: 삼성전자주식회사

Inventor： 박태서 ,  박문한 ,  박경원 ,  이한신

IPC: H01L21/76

CPC classification number: H01L21/76235

Abstract: PURPOSE: A trench isolation structure, a semiconductor device having the structure, and a trench isolation method are provided to improve reliability of a transistor and a gate oxide layer by rounding upper corners of a trench and by increasing a thickness of the gate oxide layer at the upper corners. CONSTITUTION: A pad oxide layer and a pad nitride layer are formed on a substrate(40) and etched to form the trench in the substrate(40). An inner oxide layer(48) is then formed on inner walls of the trench, and a silicon nitride liner(50) is formed thereon. A CVD oxide layer(52) is then formed enough to fill the trench and planarized. Thereafter, the pad nitride layer is removed, and simultaneously the nitride liner(50) is partially etched. Accordingly, when the gate oxide layer(54) is formed after a removal of the pad oxide layer, the gate oxide layer(54) has a relatively greater thickness at the upper corners of the trench. Then, a gate electrode(56) is formed on the gate oxide layer(54).

Abstract translation: 目的：提供沟槽隔离结构，具有该结构的半导体器件和沟槽隔离方法，以通过使沟槽的上角圆角化和通过增加栅极氧化物层的厚度来提高晶体管和栅极氧化物层的可靠性 上角。 构成：衬底氧化物层和衬垫氮化物层形成在衬底（40）上并被蚀刻以在衬底（40）中形成沟槽。 然后在沟槽的内壁上形成内部氧化物层（48），并在其上形成氮化硅衬垫（50）。 然后形成足够的CVD氧化物层（52）以填充沟槽并且被平坦化。 此后，去除衬垫氮化物层，同时对氮化物衬垫（50）进行部分蚀刻。 因此，当在去除焊盘氧化物层之后形成栅极氧化物层（54）时，栅极氧化物层（54）在沟槽的上角处具有相对较大的厚度。 然后，在栅极氧化物层（54）上形成栅电极（56）。

公开(公告)号：KR1020010026744A

公开(公告)日：2001-04-06

申请号：KR1019990038171

申请日：1999-09-08

Applicant: 삼성전자주식회사

Inventor： 이한신 ,  박정우 ,  박문한 ,  송원상

IPC: H01L21/324

Abstract: PURPOSE: A method for manufacturing a semiconductor device using a hydrogen annealing process is provided to cure a defect in processes for forming a gate oxide layer, pad oxide layer or trench isolation, by performing the annealing process at a low temperature and within a reduce interval of time. CONSTITUTION: A silicon surface of a semiconductor substrate is exposed. Hydrogen is supplied to the surface of the silicon substrate and annealed in a high vacuum state from 10¬-2 Torr to 10¬-9 Torr to cure a defect existing in the silicon surface. The annealing process is performed within a temperature scope from about 650 deg.C to 850 deg.C.

Abstract translation: 目的：提供一种使用氢退火工艺制造半导体器件的方法，以通过在低温和减少间隔内进行退火处理来固化用于形成栅氧化层，焊盘氧化物层或沟槽隔离的工艺中的缺陷 的时间。 构成：暴露半导体衬底的硅表面。 将氢气供应到硅衬底的表面，并在10 -2 Torr至10 -9 Torr的高真空状态下退火，以固化存在于硅表面中的缺陷。 退火过程在约650℃至850℃的温度范围内进行。

公开(公告)号：KR1020010016805A

公开(公告)日：2001-03-05

申请号：KR1019990031940

申请日：1999-08-04

Applicant: 삼성전자주식회사

Inventor： 박문한

IPC: H01L27/108

Abstract: PURPOSE: A method for manufacturing a double cylindrical capacitor of a highly integrated semiconductor device is provided to maximize an effective area of the capacitor, by easily forming the double cylindrical capacitor by a simple method using a spacer. CONSTITUTION: The first insulating layer having at least one contact hole is formed on a semiconductor substrate(20) including a transistor. A plug is formed on the first insulating layer to fill the contact hole. After a nitride layer and the second insulating layer are sequentially applied on the resultant structure, the second insulating layer and the nitride layer are etched to expose the plug. Polysilicon for the first storage electrode is formed on the resultant structure. A spacer is formed on both sidewalls of the polysilicon for the first storage electrode. Polysilicon for the second storage electrode is formed on the resultant structure. The third insulating layer is filled in the cylinder, and the storage node is separated. The third insulating layer, the spacer and the second insulating layer inside and outside the cylinder are eliminated to form a cylindrical double storage electrode. A dielectric layer and a plate electrode are formed on the entire surface of the double storage electrode.

Abstract translation: 目的：提供一种用于制造高度集成的半导体器件的双圆柱形电容器的方法，以通过使用间隔件的简单方法容易地形成双圆柱形电容器来最大化电容器的有效面积。 构成：在包括晶体管的半导体衬底（20）上形成具有至少一个接触孔的第一绝缘层。 在第一绝缘层上形成插塞以填充接触孔。 在氮化物层和第二绝缘层依次施加在所得结构上之后，蚀刻第二绝缘层和氮化物层以暴露插头。 在所得结构上形成用于第一存储电极的多晶硅。 在用于第一存储电极的多晶硅的两个侧壁上形成间隔物。 在所得结构上形成用于第二储存电极的多晶硅。 第三绝缘层填充在圆筒中，并且存储节点被分离。 消除了圆筒内外的第三绝缘层，间隔物和第二绝缘层，以形成圆柱形双重存储电极。 在双重存储电极的整个表面上形成电介质层和平板电极。

公开(公告)号：KR1020000052287A

公开(公告)日：2000-08-16

申请号：KR1019990019023

申请日：1999-05-26

Applicant: 삼성전자주식회사

Inventor： 김성의 ,  이금주 ,  황인석 ,  고용선 ,  안동호 ,  박문한 ,  박태서

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: PURPOSE: A method for manufacturing a trench isolation layer of a semiconductor device using a pit blocking layer is provided to prevent a dent from being generated in a trench isolation process, by having an additional pit blocking layer while using a liner layer for controlling a physical or thermal stress. CONSTITUTION: A method for manufacturing a trench isolation layer of a semiconductor device using a pit blocking layer comprising the steps of: forming a mask pattern for a trench etching on a semiconductor substrate; forming a trench on the semiconductor substrate by using the mask pattern for the trench etching; forming a pit blocking layer on the entire surface of the semiconductor substrate, so that a thin film can be formed on a sidewall of the mask pattern for the mask pattern for the trench etching; evaporating a liner layer on the pit blocking layer; evaporating an insulation layer for isolation covering the surface of the semiconductor substrate while filling up the trench; eliminating a part of the insulation layer for isolation to expose the mask pattern for the trench etching; and eliminating the mask pattern for the trench etching.

Abstract translation: 目的：提供一种使用凹坑阻挡层制造半导体器件的沟槽隔离层的方法，以防止在沟槽隔离工艺中产生凹陷，通过在使用衬垫层来控制物理 或热应力。 构成：使用凹坑阻挡层制造半导体器件的沟槽隔离层的方法，包括以下步骤：在半导体衬底上形成用于沟槽蚀刻的掩模图案; 通过使用用于沟槽蚀刻的掩模图案在半导体衬底上形成沟槽; 在半导体衬底的整个表面上形成凹坑阻挡层，从而可以在用于沟槽蚀刻的掩模图案的掩模图案的侧壁上形成薄膜; 在凹坑阻挡层上蒸发衬里层; 在填充沟槽的同时蒸发绝缘层以隔离覆盖半导体衬底的表面; 消除用于隔离的绝缘层的一部分以暴露用于沟槽蚀刻的掩模图案; 并消除用于沟槽蚀刻的掩模图案。

公开(公告)号：KR100195206B1

公开(公告)日：1999-06-15

申请号：KR1019960002381

申请日：1996-01-31

Applicant: 삼성전자주식회사

Inventor： 박문한

IPC: H01L21/76

Abstract: 반도체 소자의 분리 방법에 있어서, 트렌치 어깨부에만 불순물층을 형성하는 트렌치를 이용한 반도체 소자의 분리 방법에 대하여 기재되어 있다. 이는 기판 전면 상에 패드 절연막 및 식각 방지층을 순차적으로 적층하는 단계, 식각 방지층 및 패드 절연막을 패터닝함으로써 기판의 비활성 영역을 노출시키는 식각 방지층 패턴 및 패드 절연막 패턴을 형성하는 단계, 식각 방지층 패턴을 식각 마스크로 이용하여 노출된 기판을 식각함으로써 트렌치를 형성하는 단계, 트렌치 측벽 및 저면 상에 절연막을 형성하는 단계, 트렌치의 내부를 채우도록 결과물 기판 전면에 절연 물질을 증착함으로써 절연 물질층을 형성하는 단계, 식각 방지층 패턴이 노출되도록 절연 물질층을 식각하는 단계, 식각 방지층 패턴을 제거하는 단계, 식각된 절연 물질층의 표면이 기판의 표면보다 낮게 위치하도록 절연 물질층을 식각하는 단계, 절연 물질층이 재식각된 결과물 기판 전면에 불순물을 이온 주입함으로써 불순물 층을 형성하는 단계 및 트렌치의 어께부에만 불순물층이 잔존토록 활성 영역의 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치를 이용한 반도체 소자의 분리 방법을 제공한다. 이로써, 반도체 소자의 분리 특성을 향상시킬 수 있도록 트렌치 어깨부에만 불순물층을 형성할 수 있다.

公开(公告)号：KR1019990026622A

公开(公告)日：1999-04-15

申请号：KR1019970048828

申请日：1997-09-25

Applicant: 삼성전자주식회사

Inventor： 신유균 ,  박태서 ,  박문한 ,  이한신

IPC: H01L21/28

Abstract: 본 발명은 반도체 장치의 트렌치 격리 형성 방법에 관한 것으로, 반도체 기판을 식각 하여 형성된 트렌치 내벽에 얇은 열산화막을 형성한 후, 약 1000 ~ 1200 ℃ 사이의 온도에서 약 1 ~ 8 시간 열처리하여 상기 트렌치 형성시 손상된 기판을 회복시키고 반도체 기판 내의 산소 불순물을 제거한다. 그리고, 상기 트렌치를 절연막을 채워서 소자 격리 영역을 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 트렌치 형성시 발생되는 손상층 회복을 위한 열처리 공정을 트렌치 필링 전에 수행함으로써, 트렌치를 채우는 CVD 산화막의 치밀화 공정 열처리 온도를 낮출 수 있고, 따라서 반도체 기판의 뒤틀림 가능성을 줄일 수 있으며, 소자의 접합 누설 전류 특성을 향상시킬 수 있다.

公开(公告)号：KR100183839B1

公开(公告)日：1999-04-15

申请号：KR1019960012004

申请日：1996-04-19

Applicant: 삼성전자주식회사

Inventor： 김성의 ,  박문한

IPC: H01L21/60

Abstract: 반도체장치의 소자분리 영역 형성방법이 개시되어 있다. 본 발명은 반도체기판 상에 반도체기판의 소정영역을 노출시키는 제1절연막 패턴 및 제2 절연막 패턴을 형성하는 단계와 상기 노출된 반도체기판을 일정깊이만큼 식각하여 트렌치 영역을 형성하는 단계와 상기 제2절연막 패턴을 등방성 식각하여 상기 트렌치 영역의 주변부의 제1 절연막 패턴을 일정 폭 만큼 노출시키는 단계와 상기 결과물 전면에 상기 트렌치 영역을 채우는 제3 절연막을 형성하는 단계와 상기 등방성 식각된 제2 절연막 패턴이 노출될 때까지 상기 제3 절연막을 평탄화하는 단계와 상기 노출된 제2 절연막 패턴을 제거하여 그 아래의 제1 절연막 패턴을 노출시키는 단계와 상기 노출된 제1 절연막 패턴을 제거시킴과 동시에 상기 평탄화된 제3 절연막을 일정량 식각하므로써, 상기 트렌치 영역 양 옆의 반도체기판을 노출시킴과 동시에 � ��기 반도체기판과 표면단차가 존재하지 않는 제3 절연막 패턴으로 이루어진 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법을 제공한다. 본 발명에 의하면, 트렌치 영역 가장자리에 표면단차가 형성되지 않는 소자분리막을 형성할 수 있으므로, 트랜지스터의 게이트 산화막 내압 및 서브쓰레숄드 영역에서의 누설전류 특성을 크게 개선시킬 수 있다.