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公开(公告)号：KR101756811B1
公开(公告)日：2017-07-11
申请号：KR1020100077450
申请日：2010-08-11
Applicant: 삼성전자주식회사
CPC classification number: G11C13/0069 , G11C13/0004 , G11C13/0007 , G11C2013/0088 , G11C2213/71
Abstract: 메모리장치가개시된다. 상기메모리장치는각각이다수개의메모리셀들을포함하며서로인접하게배치된다수개의유닛셀 어레이들과, 상기다수개의유닛셀 어레이들중에서제1그룹의유닛셀 어레이들각각에할당된적어도하나의프로그램비트마다하나씩을상기제1그룹의유닛셀 어레이들각각에포함된상기다수개의메모리셀들중에서대응되는하나씩의메모리셀에제1프로그램펄스를이용하여동시에프로그램하는프로그램제어블록을포함한다.
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公开(公告)号：KR1020170056823A
公开(公告)日：2017-05-24
申请号：KR1020150160106
申请日：2015-11-16
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1068 , G06F3/0619 , G06F3/064 , G06F3/0679 , G11C29/52 , G11C29/70 , G11C2029/0409 , G11C2029/0411
Abstract: 반도체메모리장치는메모리셀 어레이, 에러정정회로, 에러로그레지스터및 제어회로를포함한다. 상기메모리셀 어레이는복수의페이지들을각각구비하는복수의뱅크어레이들을포함한다. 상기메모리셀 어레이는복수의페이지들을각각구비하는복수의뱅크어레이들을포함한다. 상기제어회로는외부의메모리컨트롤러로부터의제1 커맨드와적어도하나의제1 액세스어드레스응답하여제p차 (p는 1 이상의자연수) 에러체크및 스크럽(error check and scrub; 이하 'ECS') 모드에서상기적어도하나의액세스어드레스가지정하는일부페이지들각각의독출데이터에대하여에러정정코드(error correction code; 이하 'ECC') 디코딩을순차적으로수행하여에러발생신호를제공하도록상기에러정정회로를제어한다. 상기제어회로는상기일부페이지들각각에대한에러발생횟수를적어도포함하는페이지에러정보를상기에러로그레지스터의각 로우에기록하는에러로깅동작을수행한다.
Abstract translation: 半导体存储装置包括存储单元阵列，错误校正电路，错误日志寄存器和控制电路。 存储器单元阵列包括多个存储体阵列，每个存储体阵列具有多个页面。 存储器单元阵列包括多个存储体阵列，每个存储体阵列具有多个页面。 控制电路到所述外部存储器控制器的robuteoui第一命令，所述至少一个第一接入地址响应要求p差异（p为1或更大的自然数）的错误校验和磨砂（错误校验和擦洗;以下称为“ECS”），模式 错误校正电路控制错误校正电路对具有至少一个存取地址的多个页中的每一个的读取数据顺序地执行错误校正码（ECC）解码。 控制电路执行错误记录操作，用于向错误日志寄存器的每一行写入至少包括错误发生的次数的页错误信息到多个页中的每一个。
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公开(公告)号：KR1020170040719A
公开(公告)日：2017-04-13
申请号：KR1020150158992
申请日：2015-11-12
Applicant: 삼성전자주식회사
IPC: G11C11/4093 , G11C7/10 , G11C7/04
Abstract: 본발명은메모리컨트롤러의제어에의한 ZQ 글로벌매니징을수행할수 있는메모리시스템을개시한다. 메모리시스템은, ZQ 캘리브레이션회로를갖는복수의반도체메모리장치들을포함하며메모리슬롯에장착되는메모리모듈과, 메모리모듈을제어하는메모리컨트롤러를포함한다. 메모리컨트롤러는, 상기 ZQ 캘리브레이션회로의캘리브레이션결과데이터를상기메모리슬롯을통해수신하고상기메모리모듈이장착된상기메모리슬롯의신호로딩특성에따라상기 ZQ 캘리브레이션회로의파이널캘리브레이션값을결정하는 ZQ 글로벌매니징회로를포함한다.
Abstract translation: 本发明公开了一种存储器系统，该系统可以执行存储器控制器的控制的ZQ全球管理。 一种存储器系统，包括：多个具有ZQ校准电路，以及用于控制存储器模块和安装在所述内存插槽的存储器模块的存储器控制器半导体存储器设备。 的存储器控制器，通过校准接收ZQ全球管理导致ZQ校准电路中的数据的存储器槽，并确定在根据存储器时隙的信号负载特性ZQ校准电路的最终校准值，其中，所述存储器模块被安装 和的电路。
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公开(公告)号：KR101529675B1
公开(公告)日：2015-06-29
申请号：KR1020080134980
申请日：2008-12-26
Applicant: 삼성전자주식회사
Inventor： 정회주
IPC: H01L23/12
CPC classification number: H01L25/18 , G11C5/04 , H01L25/0657 , H01L2224/0401 , H01L2224/0557 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06565 , H01L2924/0002 , H01L2924/01019 , H01L2924/15311 , H01L2224/05552
Abstract: 멀티칩 패키지메모리장치(Multi-chip package memory device)가개시된다. 멀티칩 패키지메모리장치는전달메모리칩 및상기전달메모리칩 위에적층되는복수의메모리칩들을구비할수 있다. 상기전달메모리칩은임시저장부를구비하고, 수신된커맨드또는데이터를대응하는메모리칩 또는외부로전달할수 있다. 상기각각의메모리칩은메모리코어를구비하고, 상기메모리칩의특성에따라수신된커맨드를지연시킨지연커맨드를각각출력할수 있다. 상기전달메모리칩은상기각각의지연커맨드가수신되는경우마다상기임시저장부의다른위치에상기수신된데이터를저장할수 있다. 상기멀티칩 패키지메모리장치는프로세스변화량(process variation)이상이한복수의메모리칩을적층한경우에도수신된커맨드를안정적으로수행할수 있는장점이있다.
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公开(公告)号：KR101495635B1
公开(公告)日：2015-02-26
申请号：KR1020080072904
申请日：2008-07-25
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L2224/16145 , H01L2224/16225
Abstract: 효율적으로 메모리 용량을 증가시킬 수 있는 스택 메모리 장치가 개시된다. 스택 메모리 장치는 마스터 칩들 및 슬레이브 칩들을 포함한다. 마스터 칩들은 각각 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는다. 슬레이브 칩들은 각각 마스터 칩들의 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖고, 제 1 관통 전극들을 통해 슬레이브 칩들간 및 마스터 칩들에 전기적으로 연결된다. 따라서, 스택 메모리 장치는 반도체 칩 사이즈가 작고 전력소모가 적다.
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Patent Agency Ranking
公开(公告)号：KR1020140108985A
公开(公告)日：2014-09-15
申请号：KR1020130023007
申请日：2013-03-04
Applicant: 삼성전자주식회사
CPC classification number: G11C13/004 , G11C13/0002 , G11C13/0004 , G11C13/0061 , G11C2213/72
Abstract: Provided is a nonvolatile memory device using a variable resistive element. The nonvolatile memory device includes a memory array which includes a plurality of nonvolatile memory cells, a first read circuit which performs a first read operation of first data from the memory array and provides a protection signal to show a victim period in the first read operation, and a second read circuit which performs a second read operation of second data from the memory array and provides a check signal to show an aggressor period in the second read operation.
Abstract translation: 提供了一种使用可变电阻元件的非易失性存储器件。 非易失性存储器件包括存储器阵列，其包括多个非易失性存储器单元，第一读取电路，其执行来自存储器阵列的第一数据的第一读取操作，并且提供保护信号以在第一读取操作中显示受害时段， 以及第二读取电路，其从存储器阵列执行第二数据的第二读取操作，并提供检查信号以示出第二读取操作中的侵略者周期。
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公开(公告)号：KR101398635B1
公开(公告)日：2014-05-22
申请号：KR1020080111797
申请日：2008-11-11
Applicant: 삼성전자주식회사
CPC classification number: G11C7/06 , G11C7/1012 , G11C7/12 , G11C7/18 , G11C2207/005
Abstract: 본 발명은 센스 앰프를 공유하는 반도체 메모리 장치를 공개한다. 본 발명에 따른 반도체 메모리 장치는 칼럼 디코더보다 상대적으로 메모리 셀 어레이에 가까이 배치되는 비트라인 선택기를 구비하고, 칼럼 디코더가 비트라인 개수에 대응하는 비트라인 선택 지시 신호를 출력하면 비트라인 선택기가 비트라인 선택 지시 신호에 응답하여 복수개의 비트 라인을 선택하도록 하여 칼럼 디코더에서 출력되는 신호의 개수를 줄일 수 있다.
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公开(公告)号：KR1020130013638A
公开(公告)日：2013-02-06
申请号：KR1020110075367
申请日：2011-07-28
Applicant: 삼성전자주식회사
CPC classification number: G11C29/42 , G06F11/1068 , G11C29/1201 , H03M13/1148
Abstract: PURPOSE: An error correcting circuit, a nonvolatile memory device including the same, and a driving method thereof are provided to minimize size by asymmetrically arranging an encoder and a decoder. CONSTITUTION: An encoder(110) receives message data and generates a parity bit to correct a bit error. A decoder(220) receives message data and the parity bit and produces an error location of the message data. The message data is inputted to the encoder with n bits in parallel. The message data is inputted to the decoder with m bits in parallel, where n is different from m.
Abstract translation: 目的：提供纠错电路，包括该纠错电路的非易失性存储装置及其驱动方法，以通过不对称地布置编码器和解码器来最小化尺寸。 构成：编码器（110）接收消息数据并生成奇偶校验位以校正位错误。 解码器（220）接收消息数据和奇偶校验位并产生消息数据的错误位置。 消息数据并行输入到编码器n位。 消息数据以m位并行输入到解码器，其中n不同于m。
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公开(公告)号：KR1020100076809A
公开(公告)日：2010-07-06
申请号：KR1020080134980
申请日：2008-12-26
Applicant: 삼성전자주식회사
Inventor： 정회주
IPC: H01L23/12
CPC classification number: H01L25/18 , G11C5/04 , H01L25/0657 , H01L2224/0401 , H01L2224/0557 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06565 , H01L2924/0002 , H01L2924/01019 , H01L2924/15311 , H01L2224/05552
Abstract: 멀티칩 패키지메모리장치(Multi-chip package memory device)가개시된다. 멀티칩 패키지메모리장치는전달메모리칩 및상기전달메모리칩 위에적층되는복수의메모리칩들을구비할수 있다. 상기전달메모리칩은임시저장부를구비하고, 수신된커맨드또는데이터를대응하는메모리칩 또는외부로전달할수 있다. 상기각각의메모리칩은메모리코어를구비하고, 상기메모리칩의특성에따라수신된커맨드를지연시킨지연커맨드를각각출력할수 있다. 상기전달메모리칩은상기각각의지연커맨드가수신되는경우마다상기임시저장부의다른위치에상기수신된데이터를저장할수 있다. 상기멀티칩 패키지메모리장치는프로세스변화량(process variation)이상이한복수의메모리칩을적층한경우에도수신된커맨드를안정적으로수행할수 있는장점이있다.
Abstract translation: 目的：提供多芯片封装存储装置，即使在层叠具有不同工艺变化的多个存储芯片的情况下也能够稳定地实现接收到的命令。 构成：传输存储器芯片（310）包括临时存储器（320）和控制信号生成单元（330）。 传送存储器芯片将接收到的命令（CMD）传送到相应的存储器。 传输存储器芯片接收从存储器芯片读取的数据（RDATA_1，RDATA_2，RDATA_n）并传送数据。
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70.发明公开개선된 데이터 버스 구조를 갖는 스택 구조의 반도체 패키지, 반도체 메모리 모듈 및 반도체 메모리 시스템 有权具有改进的数据总线结构的堆叠芯片的半导体封装，具有其的半导体存储器模块和半导体存储器系统
公开(公告)号：KR1020100066849A
公开(公告)日：2010-06-18
申请号：KR1020080125338
申请日：2008-12-10
Applicant: 삼성전자주식회사
Inventor： 정회주
Abstract: PURPOSE: A semiconductor package of stacked chips having an improved data bus structure is provided to efficiently transmit data by supplying an optimum data bus structure according to a bank, a bank group, and a rank. CONSTITUTION: A master chip(111) communicates with an external memory controller. A slave chip(112) is laminated on more than one master chip. The slave chip communicates with the master chip through more than one conductive part. A plurality of chips comprises a plurality of memory banks. A plurality of chips communicate with the same master chip and include more than one first memory bank and a second memory bank which are divided into different ranks(rank0,rank1).
Abstract translation: 目的：提供具有改进的数据总线结构的堆叠芯片的半导体封装，以通过根据银行，银行组和等级提供最佳数据总线结构来有效地发送数据。 构成：主芯片（111）与外部存储器控制器通信。 副芯片（112）层叠在多个主芯片上。 从芯片通过多个导电部分与主芯片通信。 多个芯片包括多个存储体。 多个芯片与相同的主芯片通信，并且包括被分成不同等级（rank0，rank1）的多于一个的第一存储体和第二存储体。
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