公开(公告)号：KR1020030089021A

公开(公告)日：2003-11-21

申请号：KR1020020026906

申请日：2002-05-15

Applicant: 삼성전자주식회사

Inventor： 손권일 ,  조욱래 ,  김수철

IPC: G11C29/00

CPC classification number: H01L22/32 ,  H01L22/34 ,  H01L2224/05554 ,  H01L2224/48091 ,  H01L2224/48465 ,  H01L2924/01327 ,  H01L2924/19041 ,  H01L2924/00014 ,  H01L2924/00

Abstract: PURPOSE: An integrated circuit chip including a test element group circuit and a fabrication method thereof are provided, which performs an EDS(Electric Die Sorting) test and a TEG(Test Element Group) test at the same time in each integrated circuit chip formed on a wafer without increasing test time. CONSTITUTION: The semiconductor integrated circuit device formed on a semiconductor wafer(1) includes at least one first pad(22), and a plurality of second pads connected to corresponding internal circuits respectively, and the first test element group circuit(23) connected to the first pad. The above internal circuits and the first test element group circuit are tested at the same time. The first pad is a non-bonding pad, and the second pads are bonding pads.

Abstract translation: 目的：提供一种包括测试元件组电路及其制造方法的集成电路芯片，其在形成于每个集成电路芯片的每个集成电路芯片中同时执行EDS（电动模具分选）测试和TEG（测试元件组）测试 晶片没有增加测试时间。 构成：形成在半导体晶片（1）上的半导体集成电路器件分别包括至少一个第一焊盘（22）和连接到对应的内部电路的多个第二焊盘，并且第一测试元件组电路（23）连接到 第一垫 上述内部电路和第一测试元件组电路同时进行测试。 第一焊盘是非焊盘，第二焊盘是焊盘。

公开(公告)号：KR1020020094702A

公开(公告)日：2002-12-18

申请号：KR1020010033086

申请日：2001-06-13

Applicant: 삼성전자주식회사

Inventor： 박용대 ,  조욱래

IPC: H01L23/544

CPC classification number: H01L23/5382 ,  G01R31/2884 ,  H01L23/50 ,  H01L24/48 ,  H01L2224/05554 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/00014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: PURPOSE: A method for applying a control signal by using a package power pin and a structure of an IC package is provided to apply the control signal for test without assigning an additional pin in a package level. CONSTITUTION: A reception part(12) and a wafer pad part(13) are formed in the inside of an IC chip(11). An IC package is formed by installing the IC chip(11) on a printed circuit board. The IC package includes a package pin part(21). A control receiver(1), an option receiver(2), and a power(VSS/VDD) line(3) are formed in the reception part(12). A control pad/electrostatic discharge circuit(4), a keeper circuit(14), and an optical pad/electrostatic discharge circuit(15), and a plurality of power pads(6,7) are formed in the wafer pad(13). A control pin(22), a power pin(25) connected with the optical pad/electrostatic discharge circuit(15), and power pins(23,24) connected with the power pads(6,7) are formed in a part of the package pin part(21).

Abstract translation: 目的：提供一种通过使用封装电源引脚和IC封装的结构来应用控制信号的方法，以将测试控制信号应用于封装级别而不分配额外的引脚。 构成：在IC芯片（11）的内部形成有接收部（12）和晶片焊盘部（13）。 通过将IC芯片（11）安装在印刷电路板上形成IC封装。 IC封装包括封装引脚部分（21）。 在接收部分（12）中形成控制接收器（1），选项接收器（2）和电源（VSS / VDD）线路（3）。 在晶片垫（13）中形成控制板/静电放电电路（4），保持电路（14）和光垫/静电放电电路（15）和多个电源焊盘（6,7） 。 控制引脚（22），与光学垫/静电放电电路（15）连接的电源引脚（25）和与电源焊盘（6,7）连接的电源引脚（23,24）形成在 封装销部分（21）。

公开(公告)号：KR1020020034042A

公开(公告)日：2002-05-08

申请号：KR1020000064830

申请日：2000-11-02

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래

IPC: G05B19/00

CPC classification number: H03K19/0005

Abstract: PURPOSE: A programmable impedance control circuit and a method thereof are provided, which perform a locking operation of an impedance under a system environment of an initial normal operation, and control an impedance of a transmission line programmably as to the changes of external environmental factors like a voltage and a temperature. CONSTITUTION: A comparator(111) compares a voltage of a pad(5) obtained by assembling a MOS array(3) and an external resistor(RQ) with a reference voltage(Vref) and outputs its result signal. A latch(112) stores result signals from the comparator continuously and outputs its stored value. A counter(113) performs up/down counting according to the value from the latch and outputs the count value to the MOS array and a register(210) as a code signal. A sequence(114) outputs a locking sensing signal by sensing the locking if a continuous period of a stable code is achieved during a pre-established cycle by sensing a code from the counter, and generates a signal stopping an operation of the counter at the same time. And the register is enabled by receiving the locking sensing signal from the sequence, and stores the code value during the locking from the counter and transfers it to an output driver.

Abstract translation: 目的：提供一种可编程阻抗控制电路及其方法，其在初始正常操作的系统环境下执行阻抗的锁定操作，并且可编程地控制传输线的阻抗，如外部环境因素的变化，例如 电压和温度。 构成：比较器（111）将通过组装MOS阵列（3）和外部电阻器（RQ）获得的焊盘（5）的电压与参考电压（Vref）进行比较，并输出其结果信号。 锁存器（112）连续地存储比较器的结果信号并输出​​其存储的值。 计数器（113）根据来自锁存器的值执行向上/向下计数，并将计数值输出到MOS阵列和寄存器（210）作为代码信号。 序列（114）通过感测锁定来输出锁定感测信号，如果在预先建立的周期期间通过感测来自计数器的代码实现稳定代码的连续周期，并产生停止在计数器处的计数器的操作的信号 同时。 并且通过从序列中接收锁定感测信号来启用寄存器，并且在锁定期间存储来自计数器的代码值并将其传送到输出驱动器。

公开(公告)号：KR1020000074604A

公开(公告)日：2000-12-15

申请号：KR1019990018654

申请日：1999-05-24

Applicant: 삼성전자주식회사

Inventor： 강태경 ,  조욱래

IPC: H01L27/04

Abstract: PURPOSE: An electrostatic discharge(ESD) protection apparatus is provided to efficiently prevent the ESD at a power supply voltage terminal, by supplying a discharge path composed of a vertical parasitic bipolar transistor between the power supply voltage terminal and a source voltage terminal. CONSTITUTION: A deep well(302) is formed on the substrate. A well is formed in the deep well. A pair of wells(304) of the second conductivity type is separated from each other in the direction of both sides of the well. A pair of the first high-density regions(310,312) of the first conductivity type is coupled to a power supply voltage terminal. A pair of the first high-density regions(314,316) of the second conductivity type is coupled to a source voltage terminal. At least the second high-density region(318,322,326) of the first conductivity type is coupled to the source voltage terminal. At least the third high-density region(320,324) of the first conductivity type is coupled to an input/output terminal, alternatively disposed with the second high-density region of the first conductivity type. At least one gate electrode(328,330,332,334) is coupled to the source voltage terminal, formed on the surface between the second and third high-density regions of the second conductivity type. A pair of the second high density regions of the second conductivity type are coupled to the source voltage terminal, separated from the pair of the wells of the first conductivity type on the surface of the second conductivity type.

Abstract translation: 目的：提供一种静电放电（ESD）保护装置，通过在电源电压端子和源极电压端子之间提供由垂直寄生双极晶体管组成的放电路径，有效地防止电源电压端子处的ESD。 构成：在衬底上形成深阱（302）。 深井形成井。 第二导电类型的一对孔（304）在井的两侧的方向上彼此分离。 第一导电类型的一对第一高密度区域（310,312）耦合到电源电压端子。 第二导电类型的一对第一高密度区域（314,316）耦合到源极电压端子。 至少第一导电类型的第二高密度区域（318,322,326）耦合到源极电压端子。 至少第一导电类型的第三高密度区域（320,324）被耦合到输入/输出端子，或者与第一导电类型的第二高密度区域配置。 至少一个栅电极（328,330,332,334）耦合到源电压端子，形成在第二导电类型的第二和第三高密度区域之间的表面上。 第二导电类型的一对第二高密度区域耦合到源电压端子，在第二导电类型的表面上与第一导电类型的一对阱分离。

公开(公告)号：KR1019990081115A

公开(公告)日：1999-11-15

申请号：KR1019980014853

申请日：1998-04-25

Applicant: 삼성전자주식회사

Inventor： 이광진 ,  조욱래

IPC: G11C11/40

Abstract: 본 발명에 따른 반도체 메모리 장치의 제이텍 회로는 테스트 대상 회로부, 텝 제어 회로, 명령 레지스터, 확인 정보 레지스터, 바이패스 레지스터, 선택 회로 및 테스트 제어 회로를 제공한다. 상기 텝 제어 회로는 테스트 클럭에 동기된 테스트 모드 선택 신호를 받아들여서 테스트 모드에 해당하는 4 비트의 테스트 모드 코드를 출력한다. 상기 명령 레지스터는 테스트 데이터를 받아들여서 상기 텝 제어 회로의 상기 테스트 모드 코드 중 하위 3번째 비트 코드의 제어에 의해 상기 테스트 모드에 해당하는 3 비트의 명령 코드를 출력한다. 상기 테스트 제어 회로는 상기 테스트 모드 코드와 상기 명령 코드를 조합하여 테스트 동작 이외의 동작동안 상기 테스트 대상 회로에 공급되는 전류를 차단하는 제어 신호를 출력한다. 이로써, 테스트 동작 이외의 동작동안 발생하는 전류 소모를 줄일 수 있다.

公开(公告)号：KR1019960036328A

公开(公告)日：1996-10-28

申请号：KR1019950007519

申请日：1995-03-31

Applicant: 삼성전자주식회사

Inventor： 이영대 ,  정철민 ,  조욱래

IPC: H03K19/00

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는기술적 과제
반도체 메모리 장치에서 GTL레벨의 신호를 ECL레벨의 신호로 레벨을 상승시켜 입력함
3. 발명의 해결 방법의 요지
반도체 메모리 장치에서 GTL레벨의 신호를 ECL레벨 신호의 제1입력신호를 입력하는 수단과, 상기 GTL레벨신호의 제1기준신호를 입력하는 수단과, 레벨쉬프트수단과, 레벨쉬프트 수단을 구비하며 상기 제1기준신호를 상기 레벨쉬프트 수단에 의해 ECL 레벨의 입력레벨로 레벨쉬프트 수단과, 상기 제2입력신호 및 제2기준신호의 차를 비교하여 제1출력신호 및 제2출력신호를 발생하는 ECL버퍼회로로 구성됨.
4. 발명의 중요한 용도
고속을 요구하는 반도체 메모리장치에서 GTL레벨의 신호를 ECL레벨의 신호로 레벨을 상승 시키며, 출력되는 신호의 스윙폭은 GTL레벨의 스윙폭으로 유지하므로서, 신호를 고속으로 입출력시킴.

公开(公告)号：KR1019960030229A

公开(公告)日：1996-08-17

申请号：KR1019950000640

申请日：1995-01-16

Applicant: 삼성전자주식회사

Inventor： 정철민 ,  조욱래

IPC: G11C5/14

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치에서 온도, 전압 및 공정 변화에 대해 항상 일정한 출력을 유지할 수 있는 기준전압을 발생함.
3. 발명의 해결 방법의 요지
반도체 메모리장치의 기준전압을 발생하는 회로가, 일정 레벨의 기준전압을 제1입력단자로 입력하고 출력신호를 부궤환하여 제2입력단자로 입력하는 증폭수단과, 증폭수단의 출력단에 병렬 연결되며 기준전압을 사용하는 회로의 저항들과 동일한 제질의 검출저항과, 증폭수단의 출력단에 병렬 연결되며 기준전압을 사용하는 회로의 트랜지스터와 동일한 재질의 검출트랜지스터를 구비하여, 온도, 전압 및 공정 변화에 기인되는 저항 및 트랜지스터의 변화에 따라 가변적으로 트래킹되는 기준전압을 발생함.
4. 발명의 중요한 용도
반도체 메모리장치에서 버퍼회로 및 스택 구조의 딜레이 체인의 기준전압으로 공급.

公开(公告)号：KR1019960019306A

公开(公告)日：1996-06-17

申请号：KR1019940030622

申请日：1994-11-21

Applicant: 삼성전자주식회사

Inventor： 서보성 ,  정철민 ,  조욱래

IPC: G11C11/407

Abstract: [1. 청구범위에 기재된 발명이 속한 기술분야]
반도체 메모리 장치.
[2. 발명이 해결하려고 하는 기술적 과제]
반도체 메모리장치에서 내부제어신호의 스피드를 조절함.
[3. 발명의 해결 방법의 요지]
반도체 메모리장치에서 테스트모드 및 퓨즈커팅모드를 이용하여 내부제어신호의 스피드를 조절한다. 이를 위하여 먼저 테스트모드에서는 테스트모드의 패스워드 감지시 수신되는 스피드제어코드를 제1전달스피드제어코드로 발생하고, 제1전달스피드제어코드에 스피드제어전압을 발생하며, 스피드제어전압에 의해 내부 제어신호의 스피드를 조절하여 출력하고, 스피드가 조절된 내부제어신호를 메모리쎌로 인가하여 테스트하며 테스트 결과를 기록한다. 위와 같은 테스트모드의 동작은 전 스피드제어코드에 대하여 수행하며, 전체 스피트제어코드에 대한 테스트를 종료하면 최적의 스피드로 조절된 내부제어신호에 대한 스피드제어코드를 선택한다. 이후 퓨즈커팅모드에서는 퓨즈커팅모드의 패스워드 감지시 수신되는 최적의 스피드제어코드를 제2전달스피드제어코드를 발생하고, 제2전달스피드제어코드 수신시 대응되는 퓨즈가 커팅되어 내부제어신호의 스피드를 세트한다.
[4. 발명의 중요한 용도]
반도체 메모리장치에서 설계시 오차가 발생되는 내부제어신호를 별도의 회로변경없이 수정할 수 있음.

公开(公告)号：KR1020140085274A

公开(公告)日：2014-07-07

申请号：KR1020130028177

申请日：2013-03-15

Applicant: 삼성전자주식회사

Inventor： 김정희 ,  강주현 ,  김동엽 ,  김민수 ,  김선겸 ,  조욱래 ,  한상신

IPC: G11C7/22 ,  G11C7/10

CPC classification number: G11C7/1051 ,  G11C7/222 ,  G11C2207/2272 ,  H03K3/356

Abstract: Provided are a semiconductor circuit and a method for driving the same. The semiconductor circuit includes a first flip-flop configured to receive input data synchronized to a first clock and output first output data synchronized to a second clock different from the first clock, and a second flip-flop configured to receive the first output data and output second output data synchronized to the second clock, wherein the first and second flip-flops share an inverted second clock and a delayed second clock and respectively output the first and second output data.

Abstract translation: 提供半导体电路及其驱动方法。 半导体电路包括：第一触发器，被配置为接收与第一时钟同步的输入数据，并输出与第一时钟不同的第二时钟同步的第一输出数据;以及第二触发器，被配置为接收第一输出数据并输出 第二输出数据与第二时钟同步，其中第一和第二触发器共享反相第二时钟和延迟的第二时钟并分别输出第一和第二输出数据。

公开(公告)号：KR100679261B1

公开(公告)日：2007-02-05

申请号：KR1020050038785

申请日：2005-05-10

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래

IPC: H03L7/08

CPC classification number: H03K5/13 ,  H03K2005/00052 ,  H03L7/07 ,  H03L7/0814

Abstract: 본 발명은 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법에 관한 것으로, 본 발명에 따른 서로 다른 위상을 가지는 적어도 두개의 입력신호들을 수신하여, 상기 입력신호들 사이에 존재하는 특정 위상을 가지는 위상 인터폴레이션 신호를 출력하는 위상 인터폴레이션 회로는, 출력노드를 전원전압레벨로 프리차아지시킨 상태에서, 상기 두개의 입력신호 중 제1입력신호가 입력되면 제1인터폴레이터 제어신호에 의해 상기 출력노드를 디스차아지 시키고, 이후 상기 두개의 입력신호중 나머지 입력신호인 제2입력신호가 입력되면 제2인터폴레이터 제어신호에 의해 추가적으로 상기 출력노드를 디스차아지시키는 인터폴레이터부와; 상기 인터폴레이터부의 출력노드의 전압레벨과 기준전압레벨을 비교하여 이에 대응되는 비교신호를 출력하는 비교부와; 상기 비교부의 출력신호에 응답하여 이에 대응되는 숏펄스를 발생시키는 숏펄스 발생부를 구비한다. 본 발명에 따르면 저전압 동작이 가능하며 에러없는 정확한 위상 인터폴레이션 신호의 발생이 가능하다.
위상, 인터폴레이션, 디더링, D/A컨버터, 숏펄스, 전류소스