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公开(公告)号：KR1020150089661A
公开(公告)日：2015-08-05
申请号：KR1020140010560
申请日：2014-01-28
Applicant: 한국전자통신연구원
Abstract: 본발명은동적컨텍스트스위칭을기반으로동작하는멀티코어에뮬레이션장치및 방법에관한것이다. 본발명의일면에따른동적컨텍스트스위칭기반멀티코어에뮬레이션장치는복수의코어중 에뮬레이션수행코어의결정을요청하는신호를송신하는멀티코어에뮬레이션관리부및 멀티코어에뮬레이션관리부로부터에뮬레이션수행코어의결정을요청하는신호를수신하고, 수신한신호에따라에뮬레이션을수행할코어의 ID를결정하고, 결정된코어 ID에해당하는코어의에뮬레이션을실행하는컨텍스트스위칭관리부를포함한다.
Abstract translation: 本发明涉及一种基于动态上下文切换操作的多核仿真的装置和方法。 根据本发明的一个方面的基于动态上下文切换的多核心仿真装置包括：多核心仿真管理单元，发送用于确定多个核心中的仿真执行核心的请求信号; 以及上下文切换管理单元，从所述多核心仿真管理单元接收用于确定仿真执行核心的请求信号，以根据接收到的信号确定所述仿真执行核心的ID，然后执行对应于 确定的核心ID。
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公开(公告)号：KR1020120055395A
公开(公告)日：2012-05-31
申请号：KR1020100117120
申请日：2010-11-23
Applicant: 한국전자통신연구원
IPC: H04N19/137 , H04N19/13
CPC classification number: H04N19/436 , H04N19/176 , H04N19/184 , H04N19/44 , H04N19/61 , H04N19/91
Abstract: PURPOSE: An apparatus and method for decoding prediction error data based on a bit plane are provided to reduce an amount of transmitted data between a memory and a functional module. CONSTITUTION: A variable length decoding module(1) generates predication error data of a macro block unit from a bit stream. The variable length decoding module divides the prediction error data into groups and a bit plane about the group. A variable length decoding memory(2) stores the generated bit plane. The variable length decoding memory stores the prediction error data in the group according to the bit plane.
Abstract translation: 目的：提供一种用于对基于位平面的预测误差数据进行解码的装置和方法，以减少存储器与功能模块之间的传输数据量。 构成：可变长度解码模块（1）从比特流生成宏块单元的预测误差数据。 可变长度解码模块将预测误差数据分成组和位于该组的位平面。 可变长度解码存储器（2）存储生成的位平面。 可变长度解码存储器根据位平面将预测误差数据存储在组中。
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公开(公告)号：KR101050188B1
公开(公告)日：2011-07-19
申请号：KR1020080118992
申请日：2008-11-27
Applicant: 한국전자통신연구원
IPC: H04N21/262 , H04N19/42
Abstract: 본 발명은 멀티프로세서를 이용한 동영상 디코딩 장치 및 그 장치에서의 동영상 디코딩 방법에 관한 것으로서, 상기 동영상 디코딩 장치는, 병렬 처리가 불가능한 가변 길이 부호화를 수행하여 스케줄링을 위한 정보를 파싱하고, 매크로 블록 단위별로 가공되지 않은 비트 스트림을 나누어 나누어진 매크로 블록 단위의 비트 데이터를 출력하고, 파싱된 스케줄링을 위한 정보를 이용하여 나누어진 비트 데이터를 매크로 블록 단위로 스케줄링하고, 스케줄링된 매크로 블록들을 데이터 레벨 및 기능적 레벨로 구분된 해당 프로세서에 각각 할당함으로써, 각 프로세서에 할당된 매크로 블록을 상기 데이터 레벨 및 상기 기능적 레벨로 각각 디코딩함을 특징으로 하며, 이로 인해, 영상 압축 알고리즘에 내재되어 있는 병렬성을 최대한 이끌어내어 디코딩 성능 향상시킬 수 있다.
동영상 표준(H.264), 동영상 디코딩, 멀티프로세서, 파싱 전처리부, 스케줄러, 프로세서, 프레임 메모리, 매크로 블록, 데이터 레벨 분할, 기능적 레벨 분할.Abstract translation: 本发明中，涉及一种用于使用多处理器的视频解码设备和装置的视频解码方法的动态图像解码装置是执行可变并行处理不能长度编码并解析用于调度的信息，通过宏块单元 并输出分成原始宏块为单位的位流位数据，并且该比特数据是通过使用一个宏块的基础上对所解析的时间表的信息分割时间表，预定的宏块数据水平和功能水平 并且将分配给各个处理器的宏块分别解码为数据级别和功能级别，由此尽可能地提取图像压缩算法中固有的并行性， 性别 它可以改善。
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Patent Agency Ranking
公开(公告)号：KR1020110055022A
公开(公告)日：2011-05-25
申请号：KR1020090111879
申请日：2009-11-19
Applicant: 한국전자통신연구원
IPC: H04N7/24
CPC classification number: H04N19/436 , H04N19/44 , H04N19/61
Abstract: PURPOSE: A video encoding apparatus and method thereof based on a data functional method are provided to maximize the parallelism and availability of a decoding process after separating bit stream regardless of data dependency. CONSTITUTION: A variable length decoding unit(410) performs variable length encoding/parsing and separates an encoding parameter based on a function partition method. MB(Macro Block) process information of a cluster and an encoding parameter is obtained by separating encoding function.
Abstract translation: 目的：提供一种基于数据功能方法的视频编码设备及其方法，用于在分离比特流之后使解码过程的并行性和可用性最大化，而与数据依赖性无关。 构成：可变长度解码单元（410）执行可变长度编码/解析，并且基于功能分区方法分离编码参数。 通过分离编码功能获得集群的MB（宏块）处理信息和编码参数。
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公开(公告)号：KR100976628B1
公开(公告)日：2010-08-18
申请号：KR1020080043605
申请日：2008-05-09
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3885 , G06F9/38 , G06F15/17375
Abstract: 다중 프로세서 시스템 및 그 시스템에서의 다중 프로세싱 방법에 관한 것으로서, 상기 다중 프로세서 시스템은 데이터 코어 및 프로세싱 코어로 이루어진 다수의 프로세서; 및 상기 각 프로세서에 포함된 데이터 코어와 프로세싱 코어를 데이터 코어-프로세싱 코어 쌍의 임의의 조합으로 연결하는 스위치를 포함함으로써, 통신을 위한 오버헤드를 없애고, 프로그래밍을 쉽고 간단히 할 수 있다.
다중 프로세서 시스템, 프로세서, 데이터 코어, 프로세싱 코어, 스위치, PPDM, PKDM.-
公开(公告)号：KR1020100063615A
公开(公告)日：2010-06-11
申请号：KR1020090027975
申请日：2009-04-01
Applicant: 한국전자통신연구원
Abstract: PURPOSE: An apparatus and a method for processing a VLIW instruction are provided to select one of instructions in a VLIW instruction according to a processing result of a condition branch instruction to process the selected instruction, thereby improving processing efficiency of a VLIW architecture. CONSTITUTION: A VLIW(Very Long Instruction Word) instruction processing apparatus comprises an instruction selecting unit(10) and a selection instruction executing unit(20). The instruction selecting unit selects at least one instruction among VLIW instructions according to instruction selection conditions. The command selection conditions are generated in the previous cycle. The selection instruction executing unit processes the selected instruction. The selection instruction executing unit generates an instruction processing result value and a new instruction selecting condition.
Abstract translation: 目的：提供一种用于处理VLIW指令的装置和方法，以根据条件分支指令的处理结果来选择VLIW指令中的一个指令以处理所选择的指令，从而提高VLIW架构的处理效率。 构成：VLIW（超长指令字）指令处理装置包括指令选择单元（10）和选择指令执行单元（20）。 指令选择单元根据指令选择条件选择VLIW指令中的至少一个指令。 命令选择条件在上一个循环中生成。 选择指令执行单元处理所选择的指令。 选择指令执行单元生成指令处理结果值和新指令选择条件。
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公开(公告)号：KR1020100028252A
公开(公告)日：2010-03-12
申请号：KR1020080087191
申请日：2008-09-04
Applicant: 한국전자통신연구원
IPC: H03M7/42
CPC classification number: H03M7/425
Abstract: PURPOSE: A method for generating a table for decoding a code with a variable length is provided to reduce an average memory access number for decoding the code with the variable length using an N-bit code table. CONSTITUTION: A code table with a variable length and a search width N are is inputted(S10). A K-ary tree is generated from the inputted code table with variable length and the search width N(S20). The N-bit code table is generated from the K-ary tree(S30). The N-bit code table is stored in a memory. The N-bit code table is used for decoding the code with the variable length. The K-ary tree corresponds to the tree with the maximum K sub nodes.
Abstract translation: 目的：提供一种用于生成用于解码具有可变长度的代码的表的方法，以减少用于使用N位代码表对具有可变长度的代码进行解码的平均存储器访问号。 构成：输入具有可变长度和搜索宽度N的码表（S10）。 从可变长度和搜索宽度N的输入代码表生成K元树（S20）。 从K元树生成N位代码表（S30）。 N位代码表存储在存储器中。 N位代码表用于对可变长度的代码进行解码。 K-ary树对应于具有最大K个子节点的树。
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公开(公告)号：KR100923948B1
公开(公告)日：2009-10-29
申请号：KR1020070120942
申请日：2007-11-26
Applicant: 한국전자통신연구원
Abstract: 본 발명은 H.264 CAVLC(Context Adaptive Variable Length Coding) 디코딩을 수행하는 방법에 관한 것으로, 특히 어플리케이션 특정 명령어 프로세서(Application-Specific Instruction-set Processor, 이하 "ASIP"라 칭함) 를 이용하여 디코딩을 수행하는 H.264 CAVLC 디코딩 방법에 관한 것이다. 본 발명에 따른 어플리케이션 특정 명령어 프로세서에 기반한 H.264 CAVLC 디코딩 방법은 디코딩 계수에 관한 테이블에 기반하여 복수의 비교 비트열들을 결정하는 단계; 상기 복수의 비교 비트열들의 길이를 제 1 레지스터에 저장하는 단계; 상기 복수의 비교 비트열들의 코드 값을 제 2 레지스터에 저장하는 단계; 상기 복수의 비교 비트열들의 길이 및 코드 값에 기반하여 입력 비트 스트림과 상기 복수의 비교 비트열들을 비교하는 단계; 및 상기 입력 비트 스트림 및 상기 복수의 비교 비트열들의 비교 결과에 따라 상기 디코딩 계수 값을 결정하는 단계로 구성된다. 본 발명은 별도의 메모리 엑세스없이 ASIP의 내부 레지스터를 사용하여 디코딩 계수를 추출함으로써, 메모리 엑세스에 따른 속도 저하를 감소시켜 H.264 디코더의 디코딩 속도를 향상시킬 수 있다.
H.264, CAVLC, 디코딩, ASIP
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