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公开(公告)号：KR100449807B1
公开(公告)日：2004-09-22
申请号：KR1020020081819
申请日：2002-12-20
Applicant: 한국전자통신연구원
IPC: G06F13/00
CPC classification number: G06F13/28
Abstract: The present invention is a data transfer protocol control system with a host bus interface that includes a transmitting/receiving command DMA, a transmitting data DMA and a receiving data DMA for controlling data transfer protocol with a host bus interface considering characteristic, usage frequency, simultaneous processing functions of the command DMA and the data DMAs. A host interface bus is efficiently used and bus usage ratio is distributed properly to support transfer flow properly and improve the entire system performance. The data transfer protocol control system with a host bus interface includes a transmitting/receiving command DMA for instructing the command DMA request buffer to read and write command message data, a transmitting data DMA for instructing the transmitting data DMA request buffer to read the command message data, a receiving data DMA for instructing the receiving data DMA request buffer to write the command message data and a data transfer protocol control device for putting read information, write information and message data on a host bus, receiving message data and a transfer response signal and delivering the message data through the response buffer of the corresponding DMA.
Abstract translation: 本发明是一种具有主机总线接口的数据传输协议控制系统，该主机总线接口包括发送/接收命令DMA，发送数据DMA和接收数据DMA，用于考虑特性，使用频率，同时控制与主机总线接口的数据传输协议 处理命令DMA和数据DMA的功能。 主机接口总线被有效地使用，并且适当地分配总线使用率以正确地支持传输流并提高整个系统性能。 具有主机总线接口的数据传输协议控制系统包括用于指示命令DMA请求缓冲器读取和写入命令消息数据的发送/接收命令DMA，用于指示发送数据DMA请求缓冲器读取命令消息的发送数据DMA 数据;接收数据DMA，用于指示接收数据DMA请求缓冲器写入命令消息数据;以及数据传输协议控制装置，用于将读取信息，写入信息和消息数据放在主机总线上，接收消息数据和传输响应信号 并通过相应DMA的响应缓冲器传递消息数据。
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公开(公告)号：KR100211954B1
公开(公告)日：1999-08-02
申请号：KR1019960068053
申请日：1996-12-19
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: 본 발명은 고속병렬 컴퓨터(주전산기 IV)의 운영체제인 MISIX에서 커널 가상 주소 영역 내의 물리 메모리를 사상하는 윈도우 크기가 실제 물리 메모리 크기보다 작은 경우에도 전체 물리 메모리를 사상할 수 있도록 커널 가상 주소 영역을 페이지 단위로 물리 메모리에 동적으로 할당 및 반환하는, 커널 가상 주소의 관리방법에 관한 것이다. 본 발명에 따른 MISIX 커널 가상 주소의 동적인 관리방법은, 메모리 관리 초기화 실행시, 커널 가상 주소 영역내 물리 메모리에 대한 윈도우 영역을 해당 메모리 페이지에 대응시켜 유효한 커널 가상 주소 값을 기록하고, 윈도우 영역을 초과하는 물리 메모리 페이지에 대해서는 사용 불가한 커널 가상 주소 값을 갖도록 하며, 유효한 커널 가상 주소를 갖는 페이지들을 가상 주소 연결 리스트로 구성하여, 동적인 커널 가상 주소 관리를 위한 초기화를 수행하는 제1단계와, 페이지 할당시 커널 가상 주소가 필요한 시점에서 유효한 커널 가상 주소를 선택하도록 커널 가상 주소를 동적으로 할당하는 제2단계와, 페이지 반환시 페이지 사용수가 0이고 유효한 커널 가상 주소를 갖는 페이지에 대하여 커널 가상 주소 페이지 풀에 연결하여 실질적으로 커널 가상 주소를 반환하는 제3단계를 포함한다. 본 발명에 따르면, 주전산기 IV의 운영체제인 MISIX에서 커널 가상 주소 영역내의 물리 메모리를 사상하는 윈도우의 크기가 실제 물리 메모리 크기보다 작은 경우에도, 커널 가상 주소 영역의 크기에 관계없이, 전체 물리 메모리를 사상할 수 있도록 함으로서, 물리 메모리 용량을 제한없이 확대시킬 수 있을 뿐 아니라, 사용자 주소 공간을 최대화할 수 있다는 것이 확인되었다.
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公开(公告)号：KR100205072B1
公开(公告)日：1999-06-15
申请号：KR1019960061992
申请日：1996-12-05
Applicant: 한국전자통신연구원
IPC: G06F12/00
CPC classification number: G06F11/1076 , G06F2211/1009
Abstract: A VRAM-based parity engine for use in a disk array controller is disclosed, in which the parity arithmetic operation is carried out in a fast and effective manner, thereby improving the performance of the RAID system. Particularly, the parity data arithmetic operation is not resorted to a processor, but to a VRAM, thereby realizing a high speed operation. In the disk array controller, a VRAM (video RAM) is used, in such a manner that the reading, updating and writing are made to be overlapped during the arithmetic operation, thereby promoting the speed of the arithmetic. Therefore, a relatively large capacity memory can be formed compared with the conventional SRAM, and therefore, a temporary buffer memory within the parity engine is used as a parity cache, thereby doubling the performance.
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公开(公告)号：KR100198956B1
公开(公告)日：1999-06-15
申请号：KR1019960047755
申请日：1996-10-23
Applicant: 한국전자통신연구원
IPC: G06F9/45
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
쓰레드(thread) 기반형 번역기에서의 지역변수 테이블 설정방법.
2. 발명이 해결하려고 하는 기술적 과제
중첩된 병렬문에서 지역 변수를 중복 저장하지 않도록 하여 저장장소를 효율적으로 사용하도록 하고자 함.
3. 발명의 해결방법의 요지
문법 및 의미 분석을 수행하여 병렬 구문이 존재하면 실행문 각각에 쓰레드(thread) 번호를 순서대로 할당하고, 실행문을 파싱하여 변수가 존재하면 심볼 테이블을 검색하여 병렬 구문 내의 변수가 지역 변수인 경우 해당 실행 문의 쓰레드(thread) 번호에 해당하는 지역 변수 테이블을 검색하는 단계와 상기 단계에서 지역변수 테이블에 설치되어 있으면 다른 실행문을 파싱하여 변수의 존재 여부를 확인하고, 테이블에 설치되어 있지 않으면 해당 실행 문의 쓰레드(thread) 번호에 의해 지역 변수 테이블을 설치하고, 그 지역 변수를 해당 쓰레드(thread) 번호에 의한 코드 변환한 후, 코드를 리스트에 생성하는 단계를 통해 이루어짐.
4. 발명의 중요한 용도
고속병렬컴퓨터의 번역기에 이용됨.-
公开(公告)号：KR100171038B1
公开(公告)日：1999-03-30
申请号：KR1019960014065
申请日：1996-04-30
Applicant: 한국전자통신연구원
Abstract: 본 발명은 고속 병렬 컴퓨터에서 크로스바 네트웍 라우터의 수신부에 대한 소프트웨어 에뮬레이션 방법에 관한 것으로서, 종래의 크로스바 네트웍(Xcent-Net)에 대한 메시지 수신 커널은 크로스바 네트웍 라우터 보드가 있는 시스템에서만 사용가능하였던 문제점을 해결하기 위해, 본 발명은 제1쓰레드에 의해서 이더넷으로 부터 수신된 이더넷 메시지를 크로스바 네트웍 라우터 보드 메시지로 변환 및 빈 버퍼에 저장 후 메시지 수신을 통보하는 제1과정과, 이 제1과정으로 부터 통보된 메시지를 제2쓰레드에 의해 커널 수신부에 알린 후, 이 커널 수신부에서 메시지 수신을 완료하면 해당 버퍼의 메시지들을 제거하는 제2과정을 수행함으로써, 크로스바 네트웍 라우터 보드가 없는 이더넷으로 연결된 시스템에서도 크로스바 네트웍에 대한 메시지 수신 커� �을 사용할 수 있도록 한 것이다.
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Patent Agency Ranking
公开(公告)号：KR1019980028626A
公开(公告)日：1998-07-15
申请号：KR1019960047754
申请日：1996-10-23
Applicant: 한국전자통신연구원
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
고속병렬컴퓨터에서 태스크 병렬성을 위한 태스크간 통신방법.
2. 발명이 해결하려고 하는 기술적 과제
분산메모리 구조의 프로세싱 노드에 함수 단위의 태스크라는 실행 단위를 적재하는 태스크 초기화와 이를 기반으로 한 태스크간 통신을 통해 고속병렬컴퓨터의 병렬 자원을 최대로 이용하여 성능을 최대로 높이고자 함 .
3. 발명의 해결방법의 요지
주태스크가 자신의 채널을 설정하고, 미리 구성한 함수 단위의 부태스크를 주태스크가 분석한 태스크 그룹 화일에 따라 원격의 노드에 탑재하고, 부태스크가 자신의 채널 및 태스크 정보를 수집하여 주태스크에게 전달하고, 주태스크가 얻은 태스크 식별자를 기반으로 태스크 함수 실행의 요구와 함께 태스크 함수 매개인수를 전달하고,주태스크에서 요구한 태스크 함수 실행을 인지하고, 패킹되어 전달된 자료를 풀고, 태스크 함수를 실행하며, 프로세싱 노드에 탑재된 부태스크들간에 자료 전송을 위해 태스크간 통신을 처리하는 절차로 이루어짐.
4. 발명의 중요한 용도
고속병렬컴퓨터에 이용됨.-
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公开(公告)号：KR1019960015586B1
公开(公告)日：1996-11-18
申请号：KR1019940012745
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: judging(27) whether the clock inputted to a multiprocessor interrupt requester(3) is a rising edge, and continuing to judge until the clock become a rising edge; judging(28) whether a transfer failure interrupt(TFINT) is not asserted and is in the state of CHECK, and in the state of transfer error and finite retry and retry out, and the transfer failure interrupt asserting is enabled if the clock is in rising edge; informing(29) a processor(1) of the transfer failure through a processor interface circuit(2); judging(30) whether TFINT signal is "1", and TMR(6) and CSR(7) is read; and cancelling by making TFINT signal "0" and returning to the step of (27) if the condition of judgement(30) is satisfied, and returning to the step of (27) if the condition of judgement(30) is not satisfied.
Abstract translation: 判断（27）输入到多处理器中断请求者（3）的时钟是否是上升沿，并且继续判断直到时钟变为上升沿; 判断（28）转移失败中断（TFINT）是否未被断言并处于CHECK状态，并处于传输错误和有限重试状态，并重试，如果时钟为 上升边缘 通过处理器接口电路（2）通知（29）所述传送失败的处理器（1）; 判断（30）TFINT信号是否为“1”，读取TMR（6）和CSR（7） 如果满足判断条件（30），则通过使TFINT信号“0”取消并返回步骤（27），并且如果不满足判断条件（30），则返回步骤（27）。
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