公开(公告)号：KR1020060009527A

公开(公告)日：2006-02-01

申请号：KR1020040058136

申请日：2004-07-26

Applicant: 삼성전자주식회사

Inventor： 김상호

IPC: H03M1/66 ,  H03M3/02

CPC classification number: H03M3/50 ,  H01L27/0922 ,  H03M1/66 ,  H03M3/02 ,  H03M2201/62

Abstract: 클록 시모스 버퍼를 이용한 시그마 델타 디지털 아날로그 변환기의 구조 및 이를 이용한 시그마 델타 디지털 아날로그 변환 방법이 개시된다. 간단한 구성을 가진 클록 CMOS 버퍼를 종래의 1 비트 디지털-아날로그 변환기를 대체하여 적용함으로써 종래의 1 비트 디지털-아날로그 변환기에서 필요한 다양한 제어 클록들을 생성하기 위한 로직 게이트들을 생략하고, 원 페이즈 클록만으로 제어가 가능하게 한다. 따라서, 칩의 면적을 감소시킬 수 있고, 시그마 델타 디지털-아날로그 변환기의 후단부를 구성하는 필터의 입력부를 간단하게 구성할 수 있다.

公开(公告)号：KR1020050095694A

公开(公告)日：2005-09-30

申请号：KR1020040020239

申请日：2004-03-25

Applicant: 에스케이하이닉스 주식회사

Inventor： 이종천

IPC: H03M1/48

CPC classification number: H03M1/48 ,  H03M1/18 ,  H03M1/361 ,  H03M2201/2216 ,  H03M2201/62

Abstract: 본 발명은 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환장치에 관한 것으로서, 특히 N개의 비교기 만으로 N비트의 디지털화된 출력신호를 발생하는 아날로그/디지털 변환기에 관한 것이다.
본 발명 실시예인 N개의 변환부로 구성된 N비트 아날로그/디지털 변환기에 있어서, 상기 각 변환부는 1전압과 제 2전압을 수신 비교하는 비교기; 상기 제 2전압을 발생하는 제2전압 발생부를 구비한다. 상기 제 2전압 발생부는 일정한 전류량을 갖는 정전류원; 상기 정전류원을 수신하는 저항부를 구비하며, 상기 제 1전압은 정전압이며 상기 제2전압은 상기 저항부의 저항치에 의하여 결정된다. 상기 임의의 i번째(i는 1,2,3....i 의 정수) 변환부에 구비된 저항부는 정전류원과 접지사이에 직렬연결된 2
Ni R ,2
N-(i-1) R, 2
N-(i-2) R,
..., 2
N-{i-(i-1)} R의 저항; 상기 접지와 인접한 저항부터 각 저항과 병렬연결된 i-1개의 스위치를 구비하고, 상기 임의의 i번째 변환부에 구비된 비교기의 출력신호는 i+1,i+2,...N번째 변환부에 구비된 정전류원으로 부터 인접한 순서의 i번째 스위치로 공통으로 수신한다. 상기 각 비교기의 포지티브 단자는 상기 제 1전압을 수신하고, 상기 각 비교기의 네가티브 단자는 상기 제 2전압을 수신한다. 상기 제 2전압 발생부는 각 스위치로 수신되는 신호에 따라 상기 스위치를 온/오프해 저항비를 조절하며, 상기 스위치의 동작으로 조절된 저항값과 정전류원을 통해 제 2전압을 생성하며, 상기 정전류원은 모두 동일한 전류값을 갖는 것을 특징으로 하는 아날로그/디지털 변환기.

公开(公告)号：KR1020040087048A

公开(公告)日：2004-10-13

申请号：KR1020030021288

申请日：2003-04-04

Applicant: 주식회사 코아리버

Inventor： 배종홍

IPC: H03M1/12

CPC classification number: H03M1/46 ,  H03M2201/62

Abstract: PURPOSE: A fine control type digital-analog converter and a fine control method using the same are provided to minimize an area of an ADC by determining upper bits of an SAR(Successive Approximation Register) according to one-hot-encoding method and determining lower bits of the SAR according to a level shift method. CONSTITUTION: A selective signal generator(100) is used for providing SEL signals of 2¬4 number in order to perform a decoding process for upper 4-bits signals of 6-bits signals of SAR by using one-hot-encoding method. A reference voltage generator(110) includes a plurality of resistors connected between a supply power source and a ground power source in order to generate a reference voltage. A first inverter(120) and a second inverter(130) are connected to an output terminal of the selective signal generator. Transmission gates(140) of 2¬4 number are used for receiving node voltages among each resistor and are turned on according to logic signals of the first and the second inverters.

Abstract translation: 目的：提供一种精细控制型数模转换器和使用其的精细控制方法，以通过根据单热编码方法确定SAR（连续近似寄存器）的高位来最小化ADC的面积，并确定较低 根据电平转换方法的SAR位。 构成：选择信号发生器（100）用于提供2位数的SEL信号，以便通过使用单热编码方法对SAR的6位信号的高4位信号执行解码处理。 参考电压发生器（110）包括连接在电源和地电源之间的多个电阻器，以产生参考电压。 第一反相器（120）和第二反相器（130）连接到选择信号发生器的输出端子。 2〜4号的传输门（140）用于接收每个电阻之间的节点电压，并根据第一和第二反相器的逻辑信号导通。

公开(公告)号：KR1020000015665A

公开(公告)日：2000-03-15

申请号：KR1019980035702

申请日：1998-08-31

Applicant: 매그나칩 반도체 유한회사

Inventor： 임재용

IPC: H03M1/66

CPC classification number: H03M1/0626 ,  H03M1/66 ,  H03M2201/62

Abstract: PURPOSE: A digital filter of a digital/analog converter is provided to remove noise generated at an output signal of the digital filter for a certain time from the beginning of re-operation by providing a simple memory reset block using flipflop and AND gate. CONSTITUTION: A ROM(100) stores a filtering constant and operation control code of 128 by 21 structure. A counter(110) of 7bits generates an address of 128bits as to read data stored into the ROM(100). An operating block(120) receives the filtering constant and operation control code of the ROM(100), operates and generates the result of the operation. A data RAM(130) stores the result of the operation as 64 by 19 structure and outputs. A counter(140) of 6bits generates address of 64bits as to read and write the data stored into the data RAM(130). A composite filter(150) receives an output signal of the operating block(120), removes noise components and outputs a final output signal. And, a memory reset block(160) controls each output by generating each reset signal to the operating block(120) and the composite filter(150) as the initial re-operation.

Abstract translation: 目的：提供数字/模拟转换器的数字滤波器，通过使用触发器和与门提供简单的存储器复位块，以从重新开始开始一段时间，消除数字滤波器输出信号产生的噪声。 构成：ROM（100）存储128×21结构的滤波常数和运算控制码。 7bits的计数器（110）产生128位的地址，以便读取存储在ROM（100）中的数据。 操作块（120）接收ROM（100）的过滤常数和操作控制代码，操作并产生操作结果。 数据RAM（130）将操作结果存储为64×19结构并输出。 6bits的计数器（140）产生64位的地址，以读取和写入存储在数据RAM（130）中的数据。 复合滤波器（150）接收操作块（120）的输出信号，去除噪声分量并输出最终输出信号。 而且，存储器复位块（160）通过产生作为初始重新操作的操作块（120）和复合滤波器（150）的每个复位信号来控制每个输出。

公开(公告)号：KR101879328B1

公开(公告)日：2018-07-18

申请号：KR1020170029312

申请日：2017-03-08

Applicant: 충북대학교 산학협력단

Inventor： 양병도 ,  우기찬 ,  김태우 ,  황선광 ,  김미정

IPC: H03M1/38 ,  H03M1/12

CPC classification number: H03M1/38 ,  H03M1/1245 ,  H03M2201/62 ,  H03M2201/8152

Abstract: 본발명은이중분리형단조연속근사아날로그디지털변환기에관한것으로서, 연속근사레지스터(SAR) 제어로직에의해스위칭제어에대응하여입력신호인제1입력신호(V)와제2입력신호(V)를입력받아샘플동작및 홀드동작을수행하는샘플홀드부와, 샘플홀드시간동안제1입력신호와제2입력신호에대해각각에대응되는출력전압값인제1출력신호와제2출력신호로생성하며, 2개의브리지커패시터(C, C)를이용하여상위비트또는하위비트를결정하기위한커패시터어레이를 2단구조로형성한커패시터어레이와, 샘플홀드부와연동되어상위비트또는하위비트를결정하는스위치(S7, LSB_SW)와, 제1출력신호와제2출력신호의크기를비교하여비교결과에따라디지털값을출력하는비교기와, 디지털값에대응하여최종디지털코드값을결과신호로출력하는연속근사레지스터제어로직을포함한다. 본발명에따르면, 이중분리형과단조를조합하여커패시터개수감소, 에너지효율향상, 커패시터크기구현가능, 정확도향상등의효과를기대할수 있다.

公开(公告)号：KR101833923B1

公开(公告)日：2018-03-02

申请号：KR1020170046120

申请日：2017-04-10

Applicant: 인하대학교 산학협력단

Inventor： 윤광섭 ,  이상헌

IPC: H03M1/38 ,  H03M1/18 ,  H03M1/36

CPC classification number: H03M1/38 ,  H03M1/18 ,  H03M1/361 ,  H03M2201/62

Abstract: 본발명은기준전압가변비교기를이용하는축차비교형아날로그디지털변환기에관한것으로서, 더욱상세하게는기준전압가변비교기를이용함으로써아날로그신호를디지털신호로변환하는변환속도를증가시키고전력소모를감소시켜고속저전력으로아날로그신호를디지털신호로변환하기위한기준전압가변비교기를이용하는축차비교형아날로그디지털변환기에관한것이다. 이러한기술적과제를이루기위한본 발명의특징에따른기준전압가변비교기를이용하는축차비교형아날로그디지털변환기는아날로그신호를입력받아상위비트에대해서는기준전압가변비교모듈을이용하여아날로그신호를디지털신호로변환하고하위비트에대해서는커패시터디지털아날로그변환(Capacitor Digital Analog Converter, C-DAC) 모듈을이용하여변환하는변환부및 상기기준전압가변비교모듈의오프셋(Offset)을변화시켜디지털출력(Digital Output)의상위비트를결정하고, 커패시터디지털아날로그변환(Capacitor Digital Analog Converter, C-DAC) 모듈을제어하여디지털출력(Digital Output)의상위비트를결정하는제어부를포함할수 있다. 이를통해, 아날로그신호를디지털신호로변환하는변환속도가향상되고전력소모를감소시키는효과가있다.

公开(公告)号：KR101559456B1

公开(公告)日：2015-10-13

申请号：KR1020140139251

申请日：2014-10-15

Applicant: 전북대학교산학협력단

Inventor： 조성익 ,  이민웅 ,  김재붕 ,  김성미 ,  권익준 ,  정기상

IPC: H03M3/02

CPC classification number: H03M3/39 ,  H03M3/32 ,  H03M2201/62 ,  H03M2201/932

Abstract: 본발명은 3차시그마-델타변조기(100)에관한것으로서, 1차시그마-델타변조기를구성하는첫째단(110)과; 상기첫째단(110)에케스케이드로연결되며 2차시그마-델타변조기를구성하는둘째단(120)과; 상기둘째단(120)에연결되며상기둘째단(120)에서전달받은아날로그신호를디지털신호로변환하여출력하는 1비트비교기(130)와; 상기첫째단(110)의입력에서둘째단(120)으로연결되는지연된피드포워드경로(140)를포함하여이루어진것을특징으로한다. 본발명에따르면, 지연된피드포워드경로를이용하여전력소모와면적을줄일수 있는효과가있다.

Abstract translation: 本发明涉及三阶Σ-Δ调制器（100）。 三阶Σ-Δ调制器（100）包括：配置一阶Σ-Δ调制器的第一端（110） 第二端（120），其以级联方式连接到所述第一端并配置二阶Σ-Δ调制器; 连接到第二端（120）的单比特比较器（130）将从第二端（120）接收的模拟信号转换为数字信号，并输出转换的数字信号; 以及从第一端（110）的输入端连接到第二端（120）的延迟前馈路径（140）。 本发明可以使用延迟的前馈路径（140）来降低功率消耗和调制器占用的面积。

公开(公告)号：KR1020150009185A

公开(公告)日：2015-01-26

申请号：KR1020130083327

申请日：2013-07-16

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  김용민 ,  신용진

IPC: H03M1/12 ,  H03M1/66

CPC classification number: H03M1/403 ,  H03M1/002 ,  H03M2201/2233 ,  H03M2201/62 ,  H03M2201/8152

Abstract: 본 발명은 SAR ADC에 관한 것으로서 분리 가중치 커패시터(C
A )를 이용하여 상위비트를 결정하기 위한 상위 커패시터 열과 하위비트를 결정하기 위한 하위 커패시터 열의 2단계 구조로 형성하며, 저항 열을 이용하여 절반 크기의 기준전압을 생성하고, 상기 절반 크기의 기준전압을 이용하여 최하위 비트를 결정하는 것을 특징으로 함으로써, 커패시터-저항 하이브리드 DAC 내 요구되는 커패시터의 수를 최소화하여 전체 SAR ADC의 면적 및 전력소모를 최소화시킬 수 있다.

Abstract translation: 本发明涉及一种采用两相结构的SAR ADC，该两相结构包括分别用分离电容电容器（CA）确定上位和下位的上电容列和下电容列。 本发明通过使用电阻柱产生大约一半尺寸的参考电压，并使用参考电压来确定最低位以使电容器电阻混合DAC中所需的电容器数量最小化，从而最小化整个电容器消耗的面积和功率 SAR ADC。

公开(公告)号：KR101481151B1

公开(公告)日：2015-01-14

申请号：KR1020130114936

申请日：2013-09-27

Applicant: 동국대학교 산학협력단

Inventor： 송민규 ,  박근영 ,  임채열

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M2201/62 ,  H03M2201/814 ,  H03M2201/932

Abstract: 본 발명은 출력전압의 풀 스윙이 가능한 디지털 아날로그 변환기 및 변환방법에 관한 것으로서, 보다 구체적으로는 아날로그 형태로 변환하고자 하는 제1 디지털 신호를 출력하는 디지털 신호처리부; 출력된 상기 제1 디지털 신호를 입력받고, 상기 제1 디지털 신호에 응답하여 전류원이 포화영역에 도달하여 구동하도록 제어하는 복수 개의 제2 디지털 신호를 생성하여 출력하는 쿼터너리 드라이버; 상기 복수 개의 제2 디지털 신호를 입력받고, 상기 복수 개의 2 디지털 신호에 따라 포화영역에 도달하여 구동되어 출력전압별 아날로그 신호를 각각 출력하는 서로 다른 형태의 제1 전류원 내지 제2 전류원; 및 상기 제1 전류원 및 제2 전류원으로부터 출력된 각각의 아날로그 신호를 합성하여 최종 아날로그 신호를 생성한 후 출력하는 멀티플렉서;를 포함한다.
이러한 구성에 의해, 본 발명의 출력전압의 풀 스윙이 가능한 디지털 아날로그 변환기는 출력전압의 범위가 일정 부분만 해당하는 것이 아니라, 접지전압부터 전원전압의 레벨까지 풀 스윙이 가능하도록 함으로써, 디지털 신호에 대한 아날로그 신호로의 변환 성능을 향상시킬 수 있는 효과가 있다.

Abstract translation: 本发明涉及具有输出电压全摆幅功能的数字模拟转换器（DAC）及其方法。 更具体地，DAC包括数字信号处理单元，用于输出要转换成模拟信号的第一数字信号; 四进制驱动器，用于接收输出的第一数字信号，并产生并输出多个第二数字信号，以响应于第一数字信号控制电流源驱动达到饱和区; 第一和第二电流源彼此不同以接收第二数字信号并根据要驱动的第二数字信号到达饱和区域，使得第一和第二电流源分别根据输出电压输出模拟信号; 以及多路复用器，用于组合从第一和第二电流源输出的模拟信号，并产生并输出最终的模拟信号。 通过上述结构，根据具有本发明的输出电压的全摆幅功能的DAC，仅输出电压范围的一部分不受全摆幅功能的影响，但是全摆幅功能被应用于所有范围 从地电压到电源电压。 因此，能够提高从数字信号向模拟信号的转换性能。

公开(公告)号：KR1020140046804A

公开(公告)日：2014-04-21

申请号：KR1020120112916

申请日：2012-10-11

Applicant: 연세대학교 산학협력단

Inventor： 김여명 ,  김태욱

IPC: H03M1/50

CPC classification number: H03M1/50 ,  H03M1/34 ,  H03M2201/32 ,  H03M2201/62

Abstract: The present invention relates to a time-digital converter and a time-digital conversion method. The time-digital converter in accordance with an embodiment of the present invention includes a conversion unit converting a time difference of input signals into a voltage; a generation unit increasing a digital code and generating an analog signal corresponding to the digital code; a comparison unit comparing the voltage of the analog signal with the converted voltage; and an output unit outputting the digital code when the output signal of the comparison unit is converted.

Abstract translation: 时间数字转换器和时间 - 数字转换方法技术领域本发明涉及时间 - 数字转换器和时间 - 数字转换方法。 根据本发明的实施例的时间数字转换器包括将输入信号的时间差转换为电压的转换单元; 生成单元增加数字代码并产生对应于数字代码的模拟信号; 将模拟信号的电压与转换电压进行比较的比较单元; 以及当比较单元的输出信号被转换时输出数字代码的输出单元。