公开(公告)号：KR100585181B1

公开(公告)日：2006-05-30

申请号：KR1020050015371

申请日：2005-02-24

Applicant: 삼성전자주식회사

Inventor： 서정우 ,  홍종서 ,  안태혁 ,  홍준식 ,  조영선 ,  전정식

IPC: H01L21/8242

Abstract: 본 발명은 국부 에치 스톱퍼를 갖는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자의 제조방법은, 셀 영역 및 코어/주변 영역으로 구분되며, 소자 분리막이 형성되어 액티브 영역이 한정되어 있는 반도체 기판을 제공한다. 상기 반도체 기판의 소정 영역에 게이트 전극 구조체를 형성하고, 상기 게이트 전극 구조체 양측의 액티브 영역에 소오스, 드레인 영역을 형성한다. 상기 반도체 기판 결과물 상부에 층간 절연막을 형성한다음, 상기 셀 영역의 소오스, 드레인 영역이 노출되도록 상기 층간 절연막의 소정 부분을 식각한다. 상기 노출된 소오스, 드레인 영역과 콘택되도록 자기 정렬 콘택 패드를 형성하고, 상기 층간 절연막을 소정 두께만큼 제거한다. 그후, 상기 셀 영역의 층간 절연막이 제거된 공간에 에치 스톱퍼를 형성하고, 상기 코어/주변 영역의 게이트 전극 구조체 측벽에 탑 스페이서를 형성하는 단계를 포함한다.
자기 정렬 콘택 패드, 에치 스톱퍼, DC, BC

Abstract translation: 本发明公开了一种具有局部蚀刻阻挡层的半导体存储器件及其制造方法。 制造本发明的半导体存储器件的方法包括单元区域和核心/外围区域，并且形成器件隔离膜以限定有源区域。 在半导体衬底的预定区域中形成栅电极结构，并且在栅电极结构的两侧上的有源区中形成源区和漏区。 在得到的半导体基板上形成层间绝缘膜，对层间绝缘膜的规定部分进行蚀刻，使得单元区域的源极区域和漏极区域露出。 自对准接触焊盘被形成为与暴露的源极和漏极区域接触，并且层间绝缘膜被去除预定厚度。 然后，形成蚀刻阻挡空间除去单元区域的层间绝缘膜，以及形成在芯/外围区的栅电极侧壁结构的柱状衬垫料。

公开(公告)号：KR100480571B1

公开(公告)日：2005-07-25

申请号：KR1019970059713

申请日：1997-11-13

Applicant: 삼성전자주식회사

Inventor： 권상동 ,  황재성 ,  전정식

IPC: H01L21/76

Abstract: PSL(Poly-Si Spacer LOCOS) 방법에 의한 반도체 장치의 소자 분리 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 제1 패드 산화막과 산화 방지막을 차례로 형성한다. 상기 산화 방지막과 제1 패드 산화막을 건식 식각 방법에 의하여 차례로 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 제1 패드 산화막 패턴 및 산화 방지막 패턴을 형성한다. 상기 제1 패드 산화막 패턴 형성 후 연속적으로 상기 노출된 반도체 기판 표면을 카본 리치(carbon-rich) 가스를 포함하는 식각 가스를 사용하여 플라즈마 건식 식각 방법에 의하여 후속 식각을 행하여 리세스된 표면을 형성하는 동시에, 상기 노출된 반도체 기판의 내측 표면에는 산소 차단막을 형성한다.

公开(公告)号：KR1020050012624A

公开(公告)日：2005-02-02

申请号：KR1020030051758

申请日：2003-07-26

Applicant: 삼성전자주식회사

Inventor： 서정우 ,  안태혁 ,  전정식

IPC: H01L21/28

Abstract: PURPOSE: A bit line of a memory having a dielectric breakdown preventing film and a method for forming the same are provided to prevent the short circuit and breakdown of the dielectric layer. CONSTITUTION: A multitude of bit lines are provided with a conductive layer(213), a dielectric breakdown preventing film(217) and a hard mask layer(215). The conductive layer having a predetermined width is formed on an insulating material that coats a semiconductor substrate having a transistor and a pad. The dielectric breakdown preventing film is formed on the conductive layer. The width of the hard mask layer formed on the dielectric breakdown preventing film is wider than the width of the conductive layer. A buried contact(107) connected with the pad perforates among the multitude of bit lines. A insulator film is buried entirely the space between the multitude of bit lines and the buried contact.

Abstract translation: 目的：提供具有绝缘击穿防止膜的存储器的位线及其形成方法，以防止电介质层的短路和击穿。 构成：多个位线设置有导电层（213），绝缘击穿防止膜（217）和硬掩模层（215）。 在具有晶体管和衬垫的半导体衬底的绝缘材料上形成具有预定宽度的导电层。 绝缘击穿防止膜形成在导电层上。 形成在电介质击穿防止膜上的硬掩模层的宽度比导电层的宽度宽。 与焊盘连接的埋入触头（107）在多个位线之间穿孔。 绝缘膜完全埋在多个位线和埋入触点之间的空间中。

公开(公告)号：KR1020040095075A

公开(公告)日：2004-11-12

申请号：KR1020030028677

申请日：2003-05-06

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  남병윤 ,  지경구 ,  김지영 ,  정성훈

IPC: H01L21/336

Abstract: PURPOSE: A method for forming a gate in a semiconductor device is provided to improve a short channel effect and to reduce a depth of an interlayer dielectric by forming a gate electrode in a trench shape. CONSTITUTION: A mask for forming a trench(102) is formed on a semiconductor substrate(101). A gate trench is formed by etching a portion of the semiconductor substrate with the mask. A gate oxide layer(103) is formed on an inner surface of the trench. A height of a gate electrode(105) is formed to be lower than that of a mask required for forming the trench in the gate oxide layer. A gate mask(107) is formed on a surface of the exposed gate electrode. The mask is removed.

Abstract translation: 目的：提供一种在半导体器件中形成栅极的方法，以通过形成沟槽形状的栅极电极来改善短沟道效应并减小层间电介质的深度。 构成：在半导体衬底（101）上形成用于形成沟槽（102）的掩模。 通过用掩模蚀刻半导体衬底的一部分来形成栅极沟槽。 在沟槽的内表面上形成栅氧化层（103）。 栅电极（105）的高度形成为低于在栅极氧化物层中形成沟槽所需的掩模的高度。 在露出的栅电极的表面上形成栅极掩模（107）。 去除面具。

公开(公告)号：KR1020040087502A

公开(公告)日：2004-10-14

申请号：KR1020030021923

申请日：2003-04-08

Applicant: 삼성전자주식회사

Inventor： 홍진 ,  전정식 ,  민경진

IPC: H01L21/304

CPC classification number: H01L21/67748 ,  H01L21/6719 ,  H01L21/67196

Abstract: PURPOSE: A remote plasma enhanced cleaning apparatus using a rotary shift method is provided to increase largely a through-put by supplying continuously silicon wafers and improving the cleaning uniformity of the silicon wafers. CONSTITUTION: A load lock chamber(300) is connected to a main process chamber(100). A silicon wafer is loaded on the load lock chamber. A load/unload stage(400) is installed within the main process chamber in order to load or unload the silicon wafer between the main process chamber and the load lock chamber. A carrier robot(150) is installed at a center part of the main process chamber. The carrier robot is rotated or shifted around a center of the main process chamber. An absorbing chamber(500), an annealing chamber(700), and a cooling chamber(900) are formed on a concentric circle of the carrier robot.

Abstract translation: 目的：提供使用旋转移位法的远程等离子体增强清洁装置，通过供应连续硅晶片并提高硅晶片的清洁均匀性，大大增加了输入。 构成：负载锁定室（300）连接到主处理室（100）。 硅晶片装载在负载锁定室上。 负载/卸载级（400）安装在主处理室内，以便在主处理室和负载锁定室之间加载或卸载硅晶片。 载体机器人（150）安装在主处理室的中心部分。 承载机器人围绕主处理室的中心旋转或移动。 在载体机器人的同心圆上形成吸收室（500），退火室（700）和冷却室（900）。

公开(公告)号：KR1020040065444A

公开(公告)日：2004-07-22

申请号：KR1020030002421

申请日：2003-01-14

Applicant: 삼성전자주식회사

Inventor： 정승필 ,  강창진 ,  전정식 ,  지경구 ,  손승용 ,  김상용

IPC: H01L21/28

CPC classification number: H01L27/10885 ,  H01L21/31116 ,  H01L21/76816 ,  H01L21/76831 ,  H01L27/10888 ,  H01L27/10891

Abstract: PURPOSE: A method for fabricating a semiconductor device having a bit line formed by a damascene method and a semiconductor device thereby are provided to form easily the bit line by using the damascene method instead of a photolithography method in a process for forming the bit line. CONSTITUTION: An insulating layer(105) is formed on a substrate(100). A groove(G) is formed by etching partially the insulating layer. A spacer(125) is formed on an inner wall of the groove. An opening part(H) is formed by etching the insulating layer under the groove. In the etch process, the spacer is used as an etch mask. The opening part is buried by a conductive layer(130a). A mask is formed to bury the groove.

Abstract translation: 目的：提供一种通过镶嵌方法形成的位线和由此形成的半导体器件的半导体器件的制造方法，以便在形成位线的工艺中，通过使用镶嵌法代替光刻法来形成位线。 构成：在基板（100）上形成绝缘层（105）。 沟槽（G）通过部分蚀刻绝缘层而形成。 在槽的内壁上形成间隔物（125）。 通过蚀刻凹槽下面的绝缘层形成开口部（H）。 在蚀刻工艺中，间隔物用作蚀刻掩模。 开口部分被导电层（130a）掩埋。 形成掩模以掩埋凹槽。

公开(公告)号：KR100438782B1

公开(公告)日：2004-07-05

申请号：KR1020010088063

申请日：2001-12-29

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  지경구 ,  강창진 ,  함진환

IPC: H01L27/04

CPC classification number: H01L27/10852 ,  H01L21/76895 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10885 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/91

Abstract: A capacitor for a semiconductor memory device is fabricated by forming a mold layer on a semiconductor substrate that includes a peripheral circuit area and a cell array area which includes a plug in a buried contact hole. A hard mask layer pattern is formed on the mold layer. The mold layer is etched, using the hard mask layer pattern as an etch mask, to form a mold layer pattern. The hard mask layer pattern is then removed from the mold layer pattern or only partially etched back on the mold layer pattern. A capacitor lower electrode is formed along the walls of the buried contact hole and on a surface of the mold layer pattern. A capacitor dielectric layer is formed on the capacitor lower electrode and a capacitor upper electrode is formed on the capacitor dielectric layer.

Abstract translation: 用于半导体存储器件的电容器通过在半导体衬底上形成模制层来制造，所述半导体衬底包括外围电路区域和在掩埋的接触孔中包括插塞的单元阵列区域。 在模具层上形成硬掩模层图案。 使用硬掩模层图案作为蚀刻掩模来蚀刻模层，以形成模层图案。 然后将硬掩模层图案从模具层图案移除或仅在模具层图案上部分地蚀刻回去。 电容器下电极沿着埋入的接触孔的壁以及模层图案的表面形成。 在电容器下电极上形成电容器介电层，并在电容器介电层上形成电容器上电极。

公开(公告)号：KR1020040004835A

公开(公告)日：2004-01-16

申请号：KR1020020038884

申请日：2002-07-05

Applicant: 삼성전자주식회사

Inventor： 여상원 ,  전정식 ,  지경구

IPC: H01L21/336

Abstract: PURPOSE: A semiconductor device manufacturing method is provided to be capable of restraining a GIDL(Gate Induced Drain Lowering) effect by compensating the etching damage of a gate oxide layer using an oxide layer. CONSTITUTION: A gate stack pattern is formed at the upper portion of a semiconductor substrate(11). At this time, the gate stack pattern includes a gate oxide layer(13a), an impurity diffusion preventing layer(15a), a polysilicon gate(17a), a metal silicide gate(19a), and a capping layer. A recess is formed at the lower edge portion of the polysilicon gate by carrying out a wet etching process at the impurity diffusion preventing layer. The thickness of the gate oxide layer is partially increased by forming an oxide layer(23) at the recess using an oxidation process.

Abstract translation: 目的：提供一种半导体器件制造方法，通过补偿使用氧化物层的栅极氧化层的蚀刻损伤，能够抑制GIDL（栅极引起的漏极降低）效应。 构成：在半导体衬底（11）的上部形成栅堆叠图案。 此时，栅极叠层图案包括栅极氧化物层（13a），杂质扩散防止层（15a），多晶硅栅极（17a），金属硅化物栅极（19a）和覆盖层。 通过在杂质扩散防止层进行湿蚀刻工艺，在多晶硅栅极的下边缘部分处形成凹部。 通过使用氧化工艺在凹陷处形成氧化物层（23），部分增加栅极氧化物层的厚度。

公开(公告)号：KR1020030058392A

公开(公告)日：2003-07-07

申请号：KR1020010088820

申请日：2001-12-31

Applicant: 삼성전자주식회사

Inventor： 배인덕 ,  전정식 ,  홍진

IPC: H01L21/8239

Abstract: PURPOSE: A method for fabricating a semiconductor memory device and a semiconductor memory device fabricated thereby are provided to maintain electric characteristics of neighboring transistors by forming a separative pattern on a gate conductive layer formed on a boundary part between a cell region and a peripheral region. CONSTITUTION: A device formation region is defined by forming an isolation oxide layer(110) on a cell region and a peripheral region on a semiconductor substrate(100). A gate insulating layer(120) and a gate conductive layer(130) are formed on an upper portion of the device formation region. A separative pattern is formed on the gate conductive layer in order to form a depressed portion for separating the cell region from the peripheral region. An insulating layer(150) is formed within the depressed portion of the separative pattern.

Abstract translation: 目的：提供一种用于制造半导体存储器件的方法和由此制造的半导体存储器件，以通过在形成在单元区域和外围区域之间的边界部分上的栅极导电层上形成分离图案来保持相邻晶体管的电特性。 构成：通过在半导体衬底（100）上的单元区域和外围区域上形成隔离氧化物层（110）来限定器件形成区域。 栅极绝缘层（120）和栅极导电层（130）形成在器件形成区域的上部。 在栅极导电层上形成分离图案，以便形成用于将单元区域与周边区域分离的凹陷部分。 绝缘层（150）形成在分离图案的凹陷部分内。

公开(公告)号：KR100374642B1

公开(公告)日：2003-03-04

申请号：KR1020000071033

申请日：2000-11-27

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  민경진 ,  전정식

IPC: H01L21/316

CPC classification number: H01L21/31144 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02222 ,  H01L21/02282 ,  H01L21/02326 ,  H01L21/02337 ,  H01L21/31138 ,  H01L21/3125 ,  H01L21/76837

Abstract: 본 발명은 보이드 또는 크랙이 발생되지 않게 도전 라인 사이의 갭을 채울 수 있는 반도체 소자의 층간절연막 형성방법을 개시한다. 본 발명은 먼저, 반도체 기판 상에 도전 라인을 형성한다. 이어서, 상기 도전 라인이 형성된 결과물 상에 폴리실라잔 계열의 SOG막을 도포한다. 다음에, 폴리실라잔 계열의 상기 SOG막을 베이크한다. 이어서, C/F의 비가 0.5 이상이고 실리콘 질화막에 대한 SOG막의 식각선택비가 10 이상인 CF계 가스를 이용하여 상기 도전 라인의 상부가 노출될 때까지 폴리실라잔 계열의 상기 SOG막을 에치백한다. 이어서, 상기 에치백 후 남아있는 폴리실라잔 계열의 상기 SOG막을 열처리하여 층간절연막인 실리콘 산화막을 형성한다.

Abstract translation: 形成半导体器件的层间介电层的方法包括填充导线之间的间隙而不产生空隙或裂缝。 在形成半导体器件的层间介电层的方法中，在半导体衬底上形成导线。 聚硅氮烷族SOG层沉积在其上形成有导电线的半导体衬底上。 使用具有高C至F比率的CF族气体对聚硅氮烷族SOG层进行烘焙并回蚀直至导电线的上部暴露，导致SOG层与氮化硅层的高蚀刻选择比 。 用作层间电介质层的氧化硅层通过热处理在回蚀工艺之后剩余的聚硅氮烷族SOG层而形成。