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公开(公告)号：KR1020060070717A
公开(公告)日：2006-06-26
申请号：KR1020040109297
申请日：2004-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/7839 , G11C11/56 , H01L29/0891
Abstract: 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터(SB-MOSFET)의 양극 전도성을 이용한 소자 및 소자 동작 방법을 제시한다. 본 발명에 따르면, 실리콘 채널 영역, 채널 영역 양단에 접촉하게 금속층을 포함하여 형성된 소스 및 드레인, 및 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되는 게이트를 포함하는 SB-MOSFET 구조에서, 게이트에 양(+), 0 또는 음(-)의 게이트 전압이 선택적으로 인가하여 소자를 동작시킴으로써, 정공 전류 및 전자 전류의 두 가지 드레인 전류 상태와 전류가 흐르지 않는 전류 상태의 세 가지 상태를 하나의 SB-MOSFET에 구현할 수 있다. 이에 따라, 이러한 SB-MOSFET를 다단 메모리(multi-bit memory) 소자 또는/ 및 다단 논리 소자 등과 같은 소자로서 이용할 수 있다.
SBTT, 쇼키 장벽, 정공 전류, 전자 전류, 금속실리사이드-
公开(公告)号：KR100592740B1
公开(公告)日：2006-06-26
申请号：KR1020040100828
申请日：2004-12-03
Applicant: 한국전자통신연구원
IPC: H01L21/335
CPC classification number: H01L29/7613 , B82Y10/00 , H01L29/872
Abstract: 본 발명은 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 종래의 불순물을 주입하여 소오스 및 드래인 영역을 구성하고 인위적인 양자점을 채널 영역에 형성하는 방식을 이용한 단전자 트랜지스터(Single Electron Transistor; SET) 제작방법 대신에 소오스 및 드래인을 실리콘과 금속의 반응 물질인 실리사이드로 대체하여 금속-반도체간에 형성되는 쇼트키 장벽을 이용하여 제작함으로써, 단전자 트랜지스터(SET)를 위한 양자점(quantum dot)을 형성하기 위하여 종래 기술의 PADOX 공정을 진행할 필요가 없으며, 다양한 쇼트키 접합의 높이를 가지는 실리사이드 물질을 이용하여 터널링 장벽의 높이 및 폭을 인위적으로 조절할 수 있을 뿐만 아니라 단전자 트랜지스터(SET)의 전류 구동능력을 더욱 향상시킬 수 있는 효과가 있다.
단전자 트랜지스터, 전계효과 트랜지스터, 쇼트키 장벽, SOI 기판, 실리사이드-
公开(公告)号：KR1020050033179A
公开(公告)日：2005-04-12
申请号：KR1020030069142
申请日：2003-10-06
Applicant: 한국전자통신연구원
IPC: H01L29/812
Abstract: A SB-MOSFET(Schottky Barrier Metal-Oxide-Semiconductor Field Effect Transistor) and a fabricating method thereof are provided to remove the short channel effect and to use easily a high permittivity gate oxide film and a metal gate electrode by forming a metal silicide prior to the formation of a gate dielectric. A channel region(112) formed on a silicon substrate(100) is constituted with a source-drain region(110) composed of a metal silicide and a silicon layer between the source-drain regions. The channel region is exposed by a first contact hole(113) of a first interlayer dielectric(114). A gate dielectric film(118) is formed on the channel region within the first contact hole. The first contact hole on the gate dielectric film is buried with a T-shaped gate electrode(120) formed also on the first interlayer dielectric film. A second interlayer dielectric(122) has the T-shaped gate electrode and a second contact hole(124) exposing the source-drain regions. A metal wiring layer(126) is formed by burying the second contact hole.
Abstract translation: 提供了一种SB-MOSFET（肖特基势垒金属氧化物半导体场效应晶体管）及其制造方法以消除短沟道效应，并且通过先前形成金属硅化物容易地使用高介电常数的栅极氧化物膜和金属栅电极 以形成栅极电介质。 形成在硅衬底（100）上的沟道区（112）由源极 - 漏极区之间的由金属硅化物和硅层组成的源极 - 漏极区（110）构成。 沟道区域被第一层间电介质（114）的第一接触孔（113）暴露。 栅电介质膜（118）形成在第一接触孔内的沟道区上。 栅电介质膜上的第一接触孔用也形成在第一层间电介质膜上的T形栅电极（120）掩埋。 第二层间电介质（122）具有T形栅电极和暴露源 - 漏区的第二接触孔（124）。 通过埋入第二接触孔形成金属布线层（126）。
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公开(公告)号：KR100470832B1
公开(公告)日：2005-03-10
申请号：KR1020020047506
申请日：2002-08-12
Applicant: 한국전자통신연구원
IPC: H01L27/12
CPC classification number: H01L29/42384 , H01L29/458 , H01L29/7839 , H01L29/78609 , H01L29/78696
Abstract: 쇼트키 장벽 관통 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 쇼트키 장벽 관통 트랜지스터는, 기계적인 지지를 위한 기판층 위에 형성되면서 상면에 홈을 가지는 매립 절연 산화막을 포함하고, 매우 얇은 SOI(Silicon On Insulator)층이 홈 위를 가로지른다. 절연막이 홈 위 SOI층 부분을 둘러싸며, 그 절연막 위에는 홈보다 넓게 게이트가 형성되어 있다. 게이트 양측에는 실리사이드로 이루어진 소오스/드레인이 위치하며, 홈은 도전막으로 채워져 있다. 본 발명에 따르면, SOI층의 두께를 최소화하여 누설전류가 최소화되고, 게이트 아래의 SOI층 안에 형성되는 채널이 게이트와 도전막으로 완전히 둘러싸인 구조이므로 동작특성이 개선된다.
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公开(公告)号：KR101662797B1
公开(公告)日：2016-10-06
申请号：KR1020100052234
申请日：2010-06-03
Applicant: 한국전자통신연구원
IPC: H03K17/96 , H03K19/0175 , G06F3/044 , H03K17/955
Abstract: 본발명은정전용량형터치센서용인터페이스회로에관한것으로서, 터치패널의정전용량의변화에비례하는주기를갖는제1 신호를출력하는오실레이터부, 직렬로연결된 N개 (N은 1보다큰 자연수)의제1 D-플립플롭들을포함하는다운카운터부, 및상기 N개의제1 D-플립플롭들에각각대응되는 N개의제2 D-플립플롭을포함하는래치부를포함하되, 상기 N개의제1 D-플립플롭들중 최초의제1 D-플립플롭의클럭입력단에상기제1 신호가입력되고, 상기 N개의제1 D-플립플롭들중 p (p는 1보다크거나같고, N보다작은자연수) 번째위치한제1 D-플립플롭의출력은 p+1번째위치한제1 D-플립플롭의클럭입력단에입력되고, 상기 N개의제1 D-플립플롭들중 임의의 q번째위치한제1 D-플립플롭은상기제1 신호의주기의 2배(q는 1보다크거나같고, N보다작거나같은자연수)에해당하는주기를갖는제2 신호를각각출력하고, 상기 N개의제2 D-플립플롭들은각각대응되는제1 D-플립플롭으로부터출력되는상기제2 신호를입력으로하여인에이블신호와동기화된데이터값을출력한다.
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Patent Agency Ranking
公开(公告)号：KR1020150053490A
公开(公告)日：2015-05-18
申请号：KR1020130135484
申请日：2013-11-08
Applicant: 한국전자통신연구원
Abstract: 본발명은열전소자및 그의제조방법을개시한다. 그의방법은, 기판상에나노와이어들을형성하는단계와, 상기나노와이어들상에장벽층을형성하는단계와, 상기장벽층 상에벌크층을형성하는단계와, 상기기판의아래에하부전극과, 상기벌크층의위에상부전극을형성하는단계를포함한다.
Abstract translation: 本发明提供一种热电装置及其制造方法。 该方法包括以下步骤：在衬底上形成纳米线; 在纳米线上形成阻挡层; 在阻挡层上形成本体层; 以及在所述基板下形成下电极，以及在所述本体层上方形成上电极。
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公开(公告)号：KR1020150037458A
公开(公告)日：2015-04-08
申请号：KR1020140007315
申请日：2014-01-21
Applicant: 한국전자통신연구원
CPC classification number: G01N25/18 , G01N1/44 , G01R31/2601 , H01L35/28
Abstract: 본발명의따른열전소자측정장치는샘플의제 1 측면의온도를제어하는고온히터, 상기샘플의제 2 측면의온도를제어하는저온히터, 상기고온히터보다작은단위로상기샘플의제 1 측면의온도를제어하는미세조정히터, 상기고온히터, 상기저온히터및 상기미세조정히터를제어하고, 상기샘플의제 1 및제 2 측면의전압들을측정하는온도제어및 전압측정부, 그리고상기샘플의제 1 측면에서발생하는고온출력전압및 상기샘플의제 2 측면에서발생하는저온출력전압을이용하여상기샘플의열 전도도를측정하는열 전도도측정부를포함한다.
Abstract translation: 根据本发明，一种用于测量热电装置的装置包括：控制样品的第一侧表面的温度的高温加热器; 控制样品的第二侧表面的温度的低温加热器; 微调加热器，其以小于所述高温加热器的单元控制所述样品的第一侧表面的温度; 控制高温加热器，低温加热器和微调加热器的温度控制和电压测量单元以及样品的第一和第二侧表面的测量电压; 以及热导率测量单元，其使用在样品的第一侧表面上产生的高温输出电压和在样品的第二侧表面上产生的低温输出电压来测量样品的热导率。
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公开(公告)号：KR1020130061942A
公开(公告)日：2013-06-12
申请号：KR1020110128272
申请日：2011-12-02
Applicant: 한국전자통신연구원
IPC: H01L35/02
Abstract: PURPOSE: A thermoelectric device using a clad nanowire is provided to maintain high electric conductivity, to lower thermal conductivity, and to improve thermoelectric conversion efficiency. CONSTITUTION: A clad nanowire(11) connects a first contact part to a second contact part. The clad nanowire has a thermoelectric property and electric conductivity. A cladding layer(12) surrounds the nanowire. The cladding layer exposes both ends of the nanowire. The thermal conductivity of the cladding layer is lower than the thermal conductivity of the nanowire.
Abstract translation: 目的：提供一种使用包覆纳米线的热电装置，以保持高导电性，降低热导率，提高热电转换效率。 构成：包层纳米线（11）将第一接触部分连接到第二接触部分。 包覆纳米线具有热电性能和导电性。 包层（12）围绕纳米线。 包覆层露出纳米线的两端。 包层的热导率低于纳米线的热导率。
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公开(公告)号：KR101232875B1
公开(公告)日：2013-02-12
申请号：KR1020090089114
申请日：2009-09-21
Applicant: 한국전자통신연구원
IPC: H01L35/28
Abstract: 열전 소자를 제공한다. 제 1 전극 및 제 2 전극이 제공되고, 상기 제 1 전극 상에 제 1 반도체 패턴 및 적어도 하나 이상의 제 1 장벽 패턴을 포함하는 제 1 레그가 제공되고, 상기 제 2 전극 상에 제 2 반도체 패턴 및 적어도 하나 이상의 제 2 장벽 패턴을 포함하는 제 2 레그가 제공되고, 상기 제 1 레그 및 상기 제 2 레그 상에 공통 전극이 제공된다. 상기 제 1 장벽 패턴의 열전도도는 상기 제 1 반도체 패턴의 열전도도 보다 작고, 상기 제 2 장벽 패턴의 열전도도는 상기 제 2 반도체 패턴의 열전도도 보다 작다. 상기 제 1 장벽 패턴의 전기 전도도는 상기 제 1 반도체 패턴 이상이고, 상기 제 2 장벽 패턴의 전기 전도도는 상기 제 2 반도체 패턴 이상이다. 상기 제 1 및 제 2 장벽 패턴은 상기 제 1 및 제 2 반도체 패턴과 오믹 콘택트를 이룬다.
열전 소자, ZT, 반도체 열전 소자, 장벽 패턴, 수직형, 실리사이드-
公开(公告)号：KR1020120077487A
公开(公告)日：2012-07-10
申请号：KR1020100139451
申请日：2010-12-30
Applicant: 한국전자통신연구원
CPC classification number: H01L29/0673 , B82Y40/00 , H01L35/22 , H01L35/32 , H01L35/02 , H01L35/14 , H01L35/30 , H01L35/34
Abstract: PURPOSE: A thermoelectric element and a manufacturing method thereof are provided to efficiently eliminate an oxide film from a bottom portion of a dielectric layer in a short time by using one or more holes included in an insulating layer. CONSTITUTION: A silicon heat absorbing part(140), a silicon nano wire leg, and a silicon heat radiating part(160)are formed on a substrate(110). The silicon absorbing part is formed on an upper part of the substrate and absorbs heat. The silicon nano wire leg transfers the heat. The silicon heat radiating part emits the heat. Insulating layers(170a, 170b) are formed on an upper portion of the substrate and include one or more holes(172a, 172b).
Abstract translation: 目的：提供一种热电元件及其制造方法，通过使用包含在绝缘层中的一个或多个孔，在短时间内有效地从电介质层的底部消除氧化膜。 构成：在基板（110）上形成有硅吸热部（140），硅纳米线脚和硅散热部（160）。 硅吸收部形成在基板的上部并吸收热量。 硅纳米线腿传递热量。 硅散热部散热。 绝缘层（170a，170b）形成在基板的上部，并且包括一个或多个孔（172a，172b）。
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