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公开(公告)号：KR100163746B1
公开(公告)日：1998-12-01
申请号：KR1019950051465
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H01L21/338 , H01L29/80
Abstract: 본 발명은 화합물 반도체 소자의 오믹전극 형성방법에 관한 것으로서, 화합물 반도체의 기판 상에 채널층을 결정 성장하고 이채널층 상부의 소정 부분에 감광막을 형성하는 공정과, 상기 채널층과 감광막의 상부에 금속 초격자층과 오믹 접촉전극 구조를 이루는 오믹 금속층을 형성하는 공정과, 상기 감광막을 제거함과 동시에 상부에 형성된 오믹 금속층도 제거하고 상기 채널층의 노출된 부분과 오믹 금속층의 상부에 보호층을 형성한 후 상기 오믹 금속층을 저온과 고온에서 연속적으로 2단계 급속 열처리하는 공정과, 상기 보호층을 제거하고 상기 채널층과 오믹 금속층의 상부에 PMMA의 제1 감광막과 P(MMA-MAA)의 제2 감광막을 형성한 후 상기 제1 및 제2 감광막을 노광 및 현상하여 상기 채널층을 노출시키는 T자 형의 개구를 형성하는 공정과, 상기 개구 를 통해 상기 채널층의 노출된 부분과 상기 제1 및 제2 감광막의 상부에 게이트 금속전극을 형성하는 공정과, 상기 제1 및 제2 감광막을 리프트-오프 방법에 의해 제거함과 동시에 상부의 게이트 금속전극을 제거하는 공정을 구비한다. 따라서, 오믹 금속 전극을 열처리시 오믹 금속의 표면이 부풀어지는 것을 방지하므로 오믹 전극의 접촉 저항을 향상시킬 수 있으며, 또한, 오믹 금속 표면을 평탄하게 하여 서브미크론급의 미세한 게이트 패턴을 용이하게 형성할 수 있다.
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公开(公告)号：KR1019980050945A
公开(公告)日：1998-09-15
申请号：KR1019960069793
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 전계효과형 갈륨비소 소자 제조 기술중 오믹 특성을 개선하기 위해서 오믹층의 재성장에 의한 오믹접촉전극의 제조 방법을 기술하기 위한 것이다. 본 발명의 오믹접촉전극 제조 방법은 고농도로 오믹층을 재성장함으로써 열처리후 접촉저항특성을 개선시킬 수 있고, 소자의 전기적 특성을 향상시킬 수 있다. 본 발명은 산화막과 질학막의 이중절연막을 식각마스크로하여 기판의 오믹영역을 건식식각하는 방법과 MOCVD방법으로 식각된 오믹영역을 선택적으로 재셩장하여 n형 InGaAs오믹층을 형성하는 방법 그리고 금속층 증착 및 그 열처리방법으로 구성되어 있다.
본 발명에 의하여 오믹전극을 실시하면 종래의 방법에 비하여 오믹전극을 용이하게 형성할 수 있고, 오믹접촉전극의 접촉저항값을 낮출 수 있어 소자의 전기적 특성을개선할 수 있는 장점을 가진다.-
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公开(公告)号：KR1019980045028A
公开(公告)日：1998-09-15
申请号：KR1019960063185
申请日：1996-12-09
Applicant: 한국전자통신연구원 , 주식회사 와이즈파워
IPC: H01L29/74
Abstract: 본 발명은 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 소자격리 및 컬렉터가 형성된 반도체 기판상에 하부 질화막, 산화막, 다결정규소막 및 상부 질화막을 연속적으로 도포하고, 에미터 마스크를 사용하여 상부 질화막과 다결정규소막을 연속적으로 건식 식각한 후 측벽 질화막을 형성하고, 산화막을 선택적 습식 식각하여 측면 베어스링커 개구를 형성하고, 베이스링커 개구를 다결정규소로 매몰하고, 베이스링커의 개구에 매몰될 다결정구소막을 산화시킨 후 선택적 습식식각에 의하여 산화막을 제거하고 노출된 하부 질화막을 제거한 후 노출된 표면에 베이스막으로 규소/규소게르마늄을 성장하고, 규소/규소게르마늄막상에 에미터를 형성하므로써, 웨이퍼내에서 균일한 특성을 갖고 속도 특성이 우수한 자기정렬 규소/규소� ��르마늄 쌍극자 트랜지스터 제조방법이 개시된다.
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公开(公告)号：KR1019980034530A
公开(公告)日：1998-08-05
申请号：KR1019960052613
申请日：1996-11-07
IPC: G02B6/42
Abstract: 본 발명은 광 교환용 다채널 스위치 소자와 광섬유 어레이를 정렬한 후 에폭시로 고정시킨 광스위치 모듈 패키지에 관한 것이다. 종래에는 단일모드 광섬유간의 높은 광결합효율을 구현하기에는 많은 어려움이 있다.
따라서 본 발명은 광스위치 소자와 광섬유 어레이간에 있어서 수직 및 수평방향으로 동시에 미세 정렬이 가능하도록 특수하게 고안된 광섬유고정용 구조물(광섬유 하우징, 모듈 케이스)을 이용한 것으로 우선 모듈 케이스내에 임피던스 정합이 고려된 세라믹재질의 주기판위에 조립된 스위치 소자를 열전냉각소자 위에 조립된 금속 블럭위에 고정하고 V-홈 기판위에 조립된 광섬유 어레이를 광섬유 하우징에 조립 후 광섬유 하우징을 모듈 케이스의 구멍에 넣고 스위치 소자와 광섬유를 최적으로 정렬시킨 후 광섬유 하우징과 모듈케이스를 에폭시 방법을 이용하여 고정시키는 것을 특징으로 한다.-
Patent Agency Ranking
公开(公告)号：KR1019970054456A
公开(公告)日：1997-07-31
申请号：KR1019950049251
申请日：1995-12-13
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: 본 발명은 갈륨비소 전계효과 트랜지스터의 고주파 잡음모델링 방법에 관한 것으로서, 종래 저잡음 회로, 설계에 있어서 사용하고자 하는 소자의 게이트 폭에 대하여 사용되는 전류의 크기에 따라 주파수별로 잡음특성이 주어져야만 설계가 가능하였던 문제점을 해결하기 위해 각 잡음원의 크기를 드레인 전류변화에 대해 4개의 파라미터로 진성저항의 잡음온도와 출력단 등가 잡음 콘덕턴스를 기술함으로써 GaAs MESFET에 대하여 네개의 파라미터만 주어지면 설계가 가능하므로 회로 설계의 편이성을 가질 수 있는 것이다.
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公开(公告)号：KR1019970054343A
公开(公告)日：1997-07-31
申请号：KR1019950052691
申请日：1995-12-20
IPC: H01L29/70
Abstract: 본 발명은 규소／규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 제1전도층, 제2전도층, 제3전도층이 순차적으로 형성되고 소자격리가 형성된 반도체 기판 상에 규소／규소게르마늄을 소정 두께로 성정하는 제1단계와; 상기 제2단계의 성장된 규소／규소게르마늄 위에 제1절연막, 금속성 실리사이드, 제2절연막을 순차적으로 도포하는 제2단계와; 상기 베이스 전극으로 사용되는 금속성 실리사이드와 규소／규소게르마늄을 연결하기 위하여 마스크를 사용하여 상기 제2절연막, 금속성 실리사이드 및 제1절연막을 연속적으로 식각한 후 제4전도층을 형성하는 제3단계와; 상기 에미터 영역상에 있는 제2절연막과 금속성 실리사이드막을 제거하고 측벽다결정규소를 형성한 후, 상기 노출된 제4전도층 및 측벽다결정규소를 선택적으로 산화하여 산화막을 형성 시킴으로써 에미터－베이스를 절연하는 제4단계와; 상기 에미터상에 노출된 제1절연막을 식각한 후 제5전도층을 형성하는 제5단계와; 절연막을 도포하고 접촉구멍을 형성한 다음 금속배선 공정을 하는 제6단계를 포함하여 수행되며, 금속성 실리사이드막을 비활성 베이스 전극으로 사용하므로 비활성 베이스 전극 및 전송선의 저항이 감속하고 최대 진동주파수가 증가하게 되며, 자기정렬 구조임에 따라 차단주파수가 증가하고, 또한, 금속성 실리사이드와 다결정규소 측면에서 접합하므로 열처리에 의한 계면 요출이 금속성 실리사이드와 하부의 규소／규소게르마늄 계면에 생기지 않고 금속성 실리사이드와 다결정규소 측면에 접합하므로 열처리에 의한 계면 요출이 금속성 실리사이드와 하부의 규소／규소게르마늄 계면에 생기지 않고 금속성 실리사이드와 다결정 규소 측면에 생기게 되고, 비활성 베이스 전극이 절연막에 의하여 샌드위치되므로 저항이 균일하게 되어 양산성 있 집적회로에 적용될 수 있는 효과가 있다.
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公开(公告)号：KR1019970052567A
公开(公告)日：1997-07-29
申请号：KR1019950055092
申请日：1995-12-23
IPC: H01L21/328
Abstract: 본 발명은 베이스 전극을 선택적 금속 실리사이드 단결정 성장하여 저저항의 베이스 전극을 형성하고 에미터와 베이스가 자기 정렬되게 함으로써 베이스 기생저항을 크게 감소시킨 바이폴러 트랜지스터 제조방법에 관한 것으로서, 그 특징은 자기정렬 바이폴러 트랜지스터의 제조공정에 있어서, 실리콘 기판에 고농도의 불순물을 이온주입하여 서브컬렉터를 형성시키는 제 1 과정과, 컬렉터를 다결정 성장시키는 제 2 과정과, 소자격리를 위한 산화막을 형성시키는 제 3 과정과, 고농도의 불순물을 이온주입하여 컬렉터 싱커를 형성시키는 제 4 과정과, 베이스 박막을 형성시키는 제 5 과정과, 산화막과 질화막과 산화막을 도포하는 제 6 과정과, 산화막과 질화막과 산화막을 식각하는 제 7 과정과, 비활성 베이스 영역을 고농도의 붕소로 도핑함으로써 금 실리사이드와의 오옴 저항을 작게 하는 제 8 과정과, 금속 실리사이드 박막을 선택적으로 단결정 성장시키는 제 9 과정과, 실리콘을 상기 금속 실리사이드 박막 위에 연속하여 단결정 성장시키는 제 10 과정과, 산화막을 식각하여 제거하고 단결정 성장된 실리콘으로 저온에서 열산화하여 산화막을 형성시키는 제 11 과정과, 산화막을 도포하고 다시 식각하여 측벽막을 형성하는 제 12 과정과, 질화막과 산화막을 차례로 식각하여 측벽만을 완성하는 제 13 과정과, 에미터 전극인 다결정 실리콘을 도포하고 불순물을 첨가하는 제 14 과정과, 식각하여 에미터를 형성하는 제 15 과정과, 절연막을 전면에 도포하고 에미터 접합을 형성하기 위한 열처리를 행하는 제 16 과정과, 절연막을 식각하여 금속접촉 부분을 정의하는 제 17 과정 및 금속을 증착하고 식각하 소자를 완성하는 제 18 과정을 포함하는 데에 있으므로, 본 발명은 비활성 베이스로 금속 샐리사이드 박막을 사용하기 때문에 소자의 기생 베이스 저항이 작으며, 에미터와 베이스를 자기정렬시킴으로써 재현성이 높고 소자의 크기를 줄여 집적도를 높일 수 있고, 비활성 베이스로 금속 실리사이드 박막을 단결정으로 성장시키기 때문에 금속 실리사이드(metal salicide) 형성공정에 의해 제조된 것보다 실리콘과 금속 실리사이드 계면의 고온반응에 의해 발생하는 계면 모양이 보다 더 평평하므로 계면 누설 전류가 작아지고, 계면의 면적이 작아지므로 베이스-컬렉터 접합용량도 또한 감소하게 되는 등 소자의 고주파 응답 특성이 우수하다는 데에 그 효과가 있다.
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公开(公告)号：KR1019970052314A
公开(公告)日：1997-07-29
申请号：KR1019950052677
申请日：1995-12-20
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 금속배선의 형성방법에 관한 것으로, 특히 전자빔 노광 에너지 조정과 리프트-오프(lift-off) 방법에 의한 금속배선 형성방법에 관한 것이다.
상기 본 발명은 하부 금속배선에 접촉시켜 상부 금속배선을 형성하는 금속배선 형성방법으로서, 하부 금속배선이 형성된 기판상에 상, 하부 감광막을 차례로 형성하고 이 감광막을 선택적으로 전자빔의 에너지를 조절하여 노광시킴으로서 1회의 노광공정으로 금속배선의 선폭을 정의하는 상부 감광막의 제거영역의 폭과, 하부 감광막의 제거되는 영역의 폭에 의해 콘택홀을 정의한 후 도전성 금속을 전면에 증착하여 금속배선을 형성함으로써 금속배선의 형성공정을 단순화할 수 있다.
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