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公开(公告)号：CN101512778B
公开(公告)日：2012-05-09
申请号：CN200780032273.2
申请日：2007-08-02
Applicant: 信越半导体股份有限公司 , 信越化学工业株式会社
IPC: H01L31/04 , H01L31/0224 , H01L21/28 , H01L21/288
CPC classification number: H05K3/248 , H01L31/022425 , H05K1/092 , H05K2201/0338 , H05K2203/1476 , Y02E10/50
Abstract: 本发明是一种半导体基板，是形成有电极的半导体基板，上述电极至少含有银与玻璃料，具有由第一电极层与上部电极层所构成的多层构造；该第一电极层直接接合于上述半导体基板上，该上部电极层被配置于该第一电极层上，且由一层以上所构成；上述上部电极层，是将银的总含有比例为75wt％以上95wt％以下的导电性浆料焙烧而成的，相对于上述上部电极层的银的总含量，平均粒径4μm以上8μm以下的银粒子的含有比例，高于上述第一电极层中的含有比例。藉此，可于半导体基板上，通过简便的方法形成具有高纵横比且难以引起断线等的不良情况的电极。
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公开(公告)号：CN102342186A
公开(公告)日：2012-02-01
申请号：CN201080011720.8
申请日：2010-02-26
Applicant: 株式会社村田制作所
Inventor： 千阪俊介
IPC: H05K1/09
CPC classification number: H05K1/09 , H05K1/028 , H05K3/244 , H05K3/384 , H05K3/388 , H05K3/4069 , H05K3/4617 , H05K2201/0129 , H05K2201/0141 , H05K2201/0338 , H05K2201/0394 , Y10T428/12542 , Y10T428/24917
Abstract: 本发明提供一种可靠性高的柔性基板，这种柔性基板在制造时的层叠工序中或是在反复发生变形的产品使用时，导体层中也不会发生断线。在由树脂层(1)和导体层(2)层叠而形成的柔性基板(10)中，导体层(2)包括由第一金属形成的第一导体层(21)、和设置成位于树脂层与第一导体层之间且由延展性比第一金属高的第二金属形成的第二导体层(22)。
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公开(公告)号：CN102265712A
公开(公告)日：2011-11-30
申请号：CN200980152968.3
申请日：2009-12-22
Applicant: 吉坤日矿日石金属株式会社
CPC classification number: C23F1/02 , B32B15/08 , B32B15/20 , B32B2307/406 , B32B2307/50 , B32B2307/732 , B32B2457/08 , C23C22/05 , C23F1/14 , C25D3/562 , C25D5/022 , C25D5/12 , C25D5/48 , C25D7/0614 , H05K3/06 , H05K3/067 , H05K3/384 , H05K2201/0338 , H05K2201/0355 , H05K2203/0723
Abstract: 一种电子电路的形成方法，在压延铜箔或电解铜箔的蚀刻面一侧形成镍或镍合金层后，在该树脂基板上粘贴该压延铜箔或电解铜箔，形成覆铜层压板，接着附加用于在铜箔上形成电路的抗蚀图案，进一步使用由氯化铁溶液构成的蚀刻液，去除附加了上述抗蚀图案的部分以外的覆铜层压板上的铜箔、镍或镍合金层的不必要的部分，并进行抗蚀去除，进一步通过软蚀刻去除残留的镍或镍合金层，形成铜的电路间的空间具有铜的厚度的2倍以上的宽度的电路，其课题在于，形成电路宽度平均的电路，提高图案抗蚀的抗蚀性，防止短路、电路宽度不良的发生。
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公开(公告)号：CN102264951A
公开(公告)日：2011-11-30
申请号：CN200980152806.X
申请日：2009-12-22
Applicant: 吉坤日矿日石金属株式会社
CPC classification number: C23F1/18 , B32B15/01 , C23C22/24 , C23F1/02 , C23F1/28 , C25D3/562 , C25D5/12 , C25D5/48 , C25D7/0614 , H05K3/06 , H05K3/067 , H05K3/384 , H05K2201/0338 , H05K2201/0355 , H05K2203/0723 , Y10T428/12229 , Y10T428/31678
Abstract: 本发明提供电子电路用的压延铜箔或电解铜箔，其通过蚀刻进行电路形成，其特征在于，该压延铜箔或电解铜箔具有在蚀刻面侧形成的蚀刻速度比铜低的镍合金层，该镍合金层含有锌。本发明的课题在于，在通过蚀刻覆铜箔层压板的铜箔进行电路形成时，可以防止由于蚀刻而产生的下弯，可以形成目标电路宽度均匀的电路，可以尽可能缩短通过蚀刻形成电路的时间，并且可以尽力减小镍合金层的厚度，并且可以在受热时抑制氧化，并防止通称“烧灼”的变色，并且可以提高图案蚀刻中的蚀刻性，防止短路或电路宽度不良的产生。
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公开(公告)号：CN101124857B
公开(公告)日：2011-11-16
申请号：CN200580048369.9
申请日：2005-02-15
Applicant: 富士通株式会社
Inventor： 森田义裕
CPC classification number: H05K1/0271 , H01L23/16 , H01L24/81 , H01L2224/16 , H01L2224/16225 , H01L2224/8121 , H01L2224/81815 , H01L2924/01004 , H01L2924/01019 , H01L2924/01322 , H01L2924/15311 , H01L2924/3511 , H05K3/0061 , H05K2201/0338 , H05K2201/068 , H05K2201/10598 , H05K2201/10734 , H05K2201/2009
Abstract: 本发明涉及在表面上装载有LSI等半导体芯片的封装基板模块和在大型计算机等的母板上安装有该封装基板的封装安装模块，可以减少在焊接部产生的应力。使支承封装基板(11)的加强件(140)和/或支承母板(21)的加强件(220)为粘贴热膨胀率互不相同的第一部件(141、221)和第二部件(142、222)的双金属结构，以效仿因温度变化而引起的封装基板(11)和母板(21)的弯曲的方式而使加强件(140、220)弯曲，由此抑制在锡焊部产生应力。
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Patent Agency Ranking
公开(公告)号：CN102033343A
公开(公告)日：2011-04-27
申请号：CN200910093194.3
申请日：2009-09-25
Applicant: 北京京东方光电科技有限公司
IPC: G02F1/133 , G02F1/1362 , G02F1/1368 , H01L27/02 , H01L21/82
CPC classification number: H01L27/124 , G02F1/136286 , G02F2001/134372 , G02F2001/13629 , G02F2001/136295 , G02F2201/501 , H01L29/458 , H01L29/4908 , H05K1/09 , H05K2201/0338 , H05K2201/0769
Abstract: 本发明涉及一种阵列基板及其制造方法。该阵列基板包括衬底基板，衬底基板上设置有电路图案，其中还包括覆盖层，覆盖电路图案的上表面和侧面。该制造方法包括在衬底基板上沉积电路图案薄膜，并对电路图案薄膜进行构图工艺形成电路图案的步骤，其中还包括：在形成电路图案的衬底基板上沉积覆盖层薄膜，并对覆盖层薄膜进行构图工艺形成包括覆盖层的图案，覆盖层覆盖电路图案的上表面和侧面。本发明采用覆盖层覆盖电路图案上表面和侧面的技术手段，使电路图案采用易扩散金属制备时，也能够减少甚至避免向侧面绝缘层中扩散的问题，不会影响绝缘层的性能。
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公开(公告)号：CN1979673B
公开(公告)日：2011-04-06
申请号：CN200610166742.7
申请日：2006-12-07
Applicant: 日东电工株式会社
CPC classification number: H05K1/0269 , H05K1/056 , H05K3/44 , H05K2201/0338 , H05K2201/0347 , H05K2201/09781 , H05K2201/09918 , H05K2203/0723
Abstract: 为了提供通过简单的层结构，可以高精度地形成绝缘层并减低传输损失，同时防止在接地层及定位标记层与绝缘层之间产生的离子迁移现象的发生，使接地层及定位标记层与绝缘层的粘合性和导体的导电性提高，长期可靠性良好的配线电路基板及其制造方法，采用如下的工序：准备金属支持基板，在金属支持基板上形成第1金属薄膜，在第1金属薄膜上以布图形成抗蚀膜，在从抗蚀膜暴露出来的第1金属薄膜上同时形成接地层及定位标记层；接着，在接地层及定位标记层上形成第2金属薄膜后，除去抗蚀膜；然后，在包含第2金属薄膜的上表面的第1金属薄膜上形成绝缘层，在绝缘层上形成导体布图。
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公开(公告)号：CN101355853A
公开(公告)日：2009-01-28
申请号：CN200810144061.X
申请日：2008-07-23
Applicant: 日东电工株式会社
Inventor： 龟井胜利
CPC classification number: H05K1/056 , G11B5/486 , H05K3/061 , H05K3/28 , H05K3/44 , H05K2201/0338 , H05K2201/09845 , H05K2201/0989 , H05K2203/0323 , Y10T29/49128 , Y10T29/4913 , Y10T29/49144 , Y10T29/49156 , Y10T29/49165 , Y10T29/4919
Abstract: 本发明的布线电路基板的制造方法包括：准备金属支撑基板的工序；在金属支撑基板上形成金属箔的工序；在金属箔上形成绝缘层的工序，使金属箔的不需要的部分露出；以绝缘层作为防蚀涂层，蚀刻不需要的部分的工序；以及在绝缘层上形成多条布线的工序。
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公开(公告)号：CN100416771C
公开(公告)日：2008-09-03
申请号：CN200310116505.6
申请日：2003-11-14
Applicant: NEC液晶技术株式会社
IPC: H01L21/306 , G03F7/26 , H01L21/027 , C23F1/02
CPC classification number: H01L21/6708 , C23F1/02 , C23F1/08 , H01L21/32134 , H01L21/67028 , H05K3/068 , H05K2201/0317 , H05K2201/0338 , H05K2203/1476 , Y10S438/978
Abstract: 一种用于叠层膜的组合式湿蚀刻方法，它能够以协同方式执行蚀刻过程，同时控制叠层膜中各层膜的侧蚀刻以使得侧边形状均匀。在该湿蚀刻方法中，对顺序淀积于衬底上的包含薄膜特性各不相同的第一和第二膜的叠层膜组合执行两种或多种类型的蚀刻方法。这两种或多种类型的蚀刻方法至少包括：第一湿蚀刻方法，其中对第一膜的侧蚀刻比对第二膜的侧蚀刻更容易进行；和第二湿蚀刻方法，其中对第二膜的侧蚀刻比对第一膜的侧蚀刻更容易进行。
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公开(公告)号：CN1979673A
公开(公告)日：2007-06-13
申请号：CN200610166742.7
申请日：2006-12-07
Applicant: 日东电工株式会社
CPC classification number: H05K1/0269 , H05K1/056 , H05K3/44 , H05K2201/0338 , H05K2201/0347 , H05K2201/09781 , H05K2201/09918 , H05K2203/0723
Abstract: 为了提供通过简单的层结构，可以高精度地形成绝缘层并减低传输损失，同时防止在接地层及定位标记层与绝缘层之间产生的离子迁移现象的发生，使接地层及定位标记层与绝缘层的粘合性和导体的导电性提高，长期可靠性良好的配线电路基板及其制造方法，采用如下的工序：准备金属支持基板，在金属支持基板上形成第1金属薄膜，在第1金属薄膜上以布图形成抗蚀膜，在从抗蚀膜暴露出来的第1金属薄膜上同时形成接地层及定位标记层；接着，在接地层及定位标记层上形成第2金属薄膜后，除去抗蚀膜；然后，在包含第2金属薄膜的上表面的第1金属薄膜上形成绝缘层，在绝缘层上形成导体布图。
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