公开(公告)号：EP2326156A4

公开(公告)日：2012-08-08

申请号：EP08810295

申请日：2008-09-09

Applicant: FUJITSU LTD

Inventor： SUGANE MITSUHIKO

IPC: H05K3/46 ,  H05K1/02 ,  H05K3/36

CPC classification number: H05K1/0218 ,  H05K1/0366 ,  H05K1/0393 ,  H05K1/148 ,  H05K3/3447 ,  H05K3/363 ,  H05K3/429 ,  H05K3/4611 ,  H05K3/4635 ,  H05K2201/0715 ,  H05K2201/0723 ,  H05K2201/09318 ,  H05K2201/09327 ,  H05K2201/096 ,  H05K2201/10303

公开(公告)号：EP1715732A3

公开(公告)日：2007-11-21

申请号：EP06008023.1

申请日：2006-04-18

Applicant: ASUSTeK Computer Inc.

Inventor： Chen, Yueh-Chih ,  Chang, Kai-Shun

IPC: H05K1/02 ,  H05K3/46

CPC classification number: H05K1/0209 ,  H05K1/0206 ,  H05K1/0207 ,  H05K3/429 ,  H05K2201/0715 ,  H05K2201/09327

Abstract: A printed circuit board structure includes a signal reference layer (340) exposed at the surface of the printed circuit board (300). Through the large-area copper material of the signal reference layer (340) having a good heat conduction properties, the heat generated by thermal devices (360) located on the opposite surface of the printed circuit board (300), can be dissipated by convection in the environment surrounding the printed circuit board (300) to achieve a good heat dissipation effect.

公开(公告)号：EP0767496A1

公开(公告)日：1997-04-09

申请号：EP96402062.2

申请日：1996-09-27

Applicant: DASSAULT ELECTRONIQUE

Inventor： Herblot, Jean-Luc ,  Ledain, Bernard

IPC: H01L23/66

CPC classification number: H01L23/66 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/45015 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/01039 ,  H01L2924/01057 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/1423 ,  H01L2924/30107 ,  H01L2924/3011 ,  H05K1/0237 ,  H05K1/0298 ,  H05K1/183 ,  H05K3/4614 ,  H05K3/4623 ,  H05K2201/015 ,  H05K2201/0715 ,  H05K2201/09327 ,  H05K2201/09536 ,  H05K2201/096 ,  H01L2924/00 ,  H01L2924/20752 ,  H01L2224/05599 ,  H01L2224/85399

Abstract: Un circuit hyperfréquence comprend un empilement de couches diélectriques (Di), avec au moins une couche conductrice formant plan-masse (PMj). Des liaisons conductrices (SMk) sont prévues en au moins un niveau d'interface entre couches diélectriques (Di). L'empilement contient plusieurs plans-masse (PM1-PM5), alternés avec plusieurs niveaux de liaisons conductrices (SM1-SM4), chaque niveau de liaisons conductrices se trouvant ainsi pris en sandwich entre deux plans-masse. Des dégagements (E) découvrant un niveau de liaisons conductrices (SM4) sont également prévus en partie supérieure de l'empilement, chaque dégagement étant conformé pour loger opérativement une puce d'élément actif hyperfréquence dont les entrées/sorties et l'alimentation proviennent de niveaux inférieurs de liaisons de l'empilement, atteints par des trous métallisés (MHp), lesquels traversent des plans-masse (PMj) au niveau d'épargnes de ceux-ci.

Abstract translation: 微波电路的超频由一堆电介质层（D11-D42）和多个形成质量平面的导电层（PM1-PM5）制成，与导电连接器交替，夹层在每层的质量平面之间。 堆叠的上部具有多个凹部以包含有源微波芯片元件，其输入端，出口和馈源来自堆叠中的下连接层，通过金属化孔（MH0，MH24，MH34）。 电介质层由诸如玻璃/特氟隆（RTM）的材料制成。 这些芯片例如基于砷化镓，通过导电环氧树脂粘合剂固定在适当位置，并且在粘合剂聚合之后，优选使用热球金球接合来进行到芯片端子的连接焊接。

公开(公告)号：EP0629107A3

公开(公告)日：1995-09-13

申请号：EP94108594.6

申请日：1994-06-01

Applicant: International Business Machines Corporation

Inventor： Conn, Robert Barry ,  Darleen,Mayo ,  Youngs, Thurston Bryce, Jr.

IPC: H05K1/00

CPC classification number: H05K1/0265 ,  H05K1/0262 ,  H05K1/0289 ,  H05K3/4641 ,  H05K2201/0191 ,  H05K2201/0352 ,  H05K2201/09327 ,  H05K2201/09336

Abstract: Multiple circuit functions embodied in electrical circuit lines and areas are supported by a multilayered printed circuit board of various lengths and widths (defining "x" and "y" directions) and of various thicknesses (defining a "z" direction) all on a single board. Several ways of achieving such variations in thickness include providing two layer subassemblies arranged in an alternate and intermediate manner, one subassembly being adapted to support electrical circuit lines and areas, and the other subassembly being formed of thin film dielectric material of various precalculated thicknesses. Another way of achieving a variation in thickness is to limit the surface covered by circuit lines with a pre-calculated core thickness.

公开(公告)号：EP0414546A3

公开(公告)日：1991-11-06

申请号：EP90309266.6

申请日：1990-08-23

Applicant: NCR International, Inc.

Inventor： Alexander, Arthur Ray ,  Rostek, Paul Michael

IPC: G06F13/40 ,  H05K1/00

CPC classification number: G06F13/40 ,  H05K1/0216 ,  H05K1/0237 ,  H05K1/0298 ,  H05K9/0039 ,  H05K2201/0191 ,  H05K2201/0352 ,  H05K2201/044 ,  H05K2201/09236 ,  H05K2201/09327 ,  H05K2201/09727 ,  H05K2201/09972

Abstract: A printed circuit board backpanel (100) uses strip-line construction to allow emitter coupled logic (ECL) signals and transistor-transistor logic (TTL) signals on the same signal layer, while providing electromagnetic interference (EMI) emission control. Disposed between ground layers (102,130), and separated bydielectric layers (104, 108, 112, 116, 120, 124, 128), are arranged signal layers (106, 114, 118, 126) and power layers (110, 122).

公开(公告)号：EP0186485A3

公开(公告)日：1988-01-07

申请号：EP85309399

申请日：1985-12-23

Applicant: FUJITSU LIMITED

Inventor： Kuwabara, Kiyoshi ,  Nishihara, Mikio ,  Tsunoi, Kazuhisa

IPC: H05K01/00

CPC classification number: H05K1/116 ,  H05K3/429 ,  H05K2201/09327 ,  H05K2201/09454

Abstract: A high density multilayer printed circuit board comprising signal layers (C), electric source layers (B), and ground layers (G), with insulating layers arranged between the signal layers and the electric source layers, between the electric source layers and the ground layers, and between the ground layers and the signal layers. Conductor portions (5a. 5b, 5c) forming through holes (6a, 6b, 6c) are opened in a perpendicular direction to the signal layers, electric source layers, and ground layers. The conductor portions are electrically connected to the signal layers and/or the electric source layers, and/or the ground layers, through lands (3a, 3b, 3c) thereof, the connections of the lands being substantially equally distributed among the conductor portions.

公开(公告)号：EP0137694A2

公开(公告)日：1985-04-17

申请号：EP84305874.4

申请日：1984-08-29

Applicant: UNISYS CORPORATION

Inventor： Barrow, Michael

IPC: H05K3/46 ,  H01P3/08 ,  H05K3/30

CPC classification number: H01P3/081 ,  H01P3/088 ,  H05K1/0237 ,  H05K1/024 ,  H05K1/0289 ,  H05K1/0298 ,  H05K3/429 ,  H05K2201/0191 ,  H05K2201/09309 ,  H05K2201/09327 ,  H05K2201/09609

Abstract: A multilayer printed circuit board for TTL logic components provides an approximate 100 ohm characteristic impedance between external microstrip signal lines and internal ground and voltage planes. The addition of two internal microstrip signal plane lines permits a much greater interconnectability capability and also saves a large percentage of spatial area for component mounting while still maintaining the 100 ohm impedance characteristic.

Abstract translation: 用于TTL逻辑元件的多层印刷电路板在外部微带信号线和内部接地和电压平面之间提供约100欧姆的特性阻抗。 两条内部微带信号平面线的添加允许更大的互连能力，并且还可以节省用于部件安装的大部分空间面积，同时仍保持100欧姆的阻抗特性。

公开(公告)号：KR1020170036364A

公开(公告)日：2017-04-03

申请号：KR1020150135435

申请日：2015-09-24

Applicant: 주식회사 기가레인

Inventor： 김상필 ,  이다연 ,  구황섭 ,  김현제 ,  정희석

IPC: H05K1/02 ,  H05K3/46 ,  H05K3/42

CPC classification number: H05K1/0225 ,  H05K1/02 ,  H05K1/028 ,  H05K3/0044 ,  H05K3/42 ,  H05K3/46 ,  H05K2201/09236 ,  H05K2201/093 ,  H05K2201/09327

Abstract: 3층유전체및 4층그라운드레이어구조를갖는연성회로기판이소개된다. 본발명의 3층유전체및 4층그라운드레이어구조를갖는연성회로기판은,제1유전체; 상기제1유전체의평면과마주보는제2유전체; 상기제1유전체저면과마주보는제3유전체; 상기제1유전체레이어에형성된신호라인; 상기신호라인을사이에두고상기제1유전체평면에적층되는한 쌍의제1그라운드레이어; 상기제1그라운드레이어와대응될수 있도록상기제1그라운드레이어저면에적층된제2그라운드레이어; 상기제2유전체상에적층된제3그라운드레이어; 및상기제3유전체저면에적층된제4그라운드레이어를포함한다.

Abstract translation: 引入具有三层电介质和四层接地层结构的柔性电路板。 具有本发明的三层电介质和四层接地层结构的柔性电路板包括：第一电介质; 面对第一电介质的平面的第二电介质; 面向第一电介质底部的第三电介质; 信号线，形成在第一介电层中; 一对第一接地层，其间夹着信号线而层叠在第一电介质面上; 第二接地层，层叠在第一接地层的底表面上以对应于第一接地层; 堆叠在第二介电层上的第三接地层; 以及堆叠在第三电介质底表面上的第四接地层。

公开(公告)号：KR2019880003047Y1

公开(公告)日：1988-08-31

申请号：KR2019840001919

申请日：1984-03-07

Applicant: 인터내셔널 비지네스 머신즈 코포레이션

Inventor： 제임스아더브루어 ,  죤케네디랜그우드 ,  하베이로젠마크암

IPC: H05K1/16

CPC classification number: H05K1/0218 ,  H05K1/0298 ,  H05K2201/09327 ,  H05K2201/10159 ,  H05K2201/10189

Abstract: 내용 없음.

公开(公告)号：JP2018106703A

公开(公告)日：2018-07-05

申请号：JP2017234632

申请日：2017-12-06

Applicant: アクシス アーベー

Inventor： ヘンリク ホフメラー

IPC: G06F12/00 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H01L27/10 ,  G06F13/16

CPC classification number: G11C5/025 ,  G11C5/04 ,  G11C5/06 ,  G11C8/06 ,  G11C8/12 ,  H01L27/0207 ,  H05K1/0243 ,  H05K2201/09327 ,  H05K2201/10159 ,  H05K2201/10545

Abstract: 【課題】信号品位の性能が優れており、PCB上の領域要件がより小さいメモリ配置を提供する。 【解決手段】メモリ配置は、プリント回路基板即ちPCB上に配置された少なくとも2つのメモリチップM1、M2を備える。第1のメモリチップM1は、PCBの第1の面上に配置され、第2のメモリチップM2は、PCBの第2の面上に配置される。第2のメモリチップは、第1のメモリチップ及び第2のメモリチップ上の同じ機能を有するそれぞれのピンが、互いに対向して配置され、且つ、ビアによってPCBの第1の面及び第2の面間に配置されたそれぞれの信号トレースに対して接続されるように、第1のメモリチップに対して背中合わせに配置されて方向付けられる。 【選択図】図5