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公开(公告)号：CN110875323A
公开(公告)日：2020-03-10
申请号：CN201910395893.7
申请日：2019-05-13
Applicant: 东芝存储器株式会社
IPC: H01L27/11517 , H01L27/11521 , H01L27/11563 , H01L27/11568
Abstract: 实施方式提供容易高集成化的半导体存储装置。实施方式的半导体存储装置具备第1导电层、第1绝缘层、第1半导体层、第2半导体层、第1接触电极、第2接触电极。第1导电层在第1方向延伸。第1绝缘膜在第1方向延伸，在与第1方向交叉的第2方向与第1导电层并排。第1半导体层与第1导电层对向，在与第1方向及第2方向交叉的第3方向延伸。第2半导体层与第1导电层对向，在第3方向延伸，第2方向的位置与第1半导体层不同。第1接触电极连接于第1半导体层。第2接触电极连接于第2半导体层。在第1方向及第2方向延伸的第1截面中，第1半导体层的外周面由第1导电层遍及全周地包围，第2半导体层的外周面由第1导电层及第1绝缘层包围。
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公开(公告)号：CN110875298A
公开(公告)日：2020-03-10
申请号：CN201910142974.6
申请日：2019-02-26
Applicant: 东芝存储器株式会社
IPC: H01L25/18 , H01L23/538 , H01L23/528 , H01L23/482
Abstract: 一种半导体装置包含：衬底；第一电极，其经设置为在与所述衬底的表面相交的第一方向上与所述衬底的所述表面分开；第二电极，其在所述第一方向上完全延伸穿过所述衬底且在所述第一方向上在一个端处连接到所述第一电极；第一结构，其覆盖所述第二电极的侧表面；及绝缘膜，其设置于所述第二电极与所述第一结构之间。所述第二电极包含第一原子，且所述第一结构包含第二原子。所述绝缘膜中的所述第二原子的扩散系数小于所述绝缘膜中的所述第一原子的扩散系数。
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公开(公告)号：CN110875259A
公开(公告)日：2020-03-10
申请号：CN201910115081.2
申请日：2019-02-14
Applicant: 东芝存储器株式会社
Inventor： 小坂善幸
Abstract: 一个实施方式的半导体装置具备基板、第1积层零件、第2积层零件、及被覆树脂。所述第1积层零件包含第1芯片，层积在所述基板的表面。所述第2积层零件包含第2芯片，层积在所述表面。所述被覆树脂覆盖所述表面、所述第1积层零件、及所述第2积层零件。所述多个第1芯片中从所述表面第二隔开的一者的所述第1上表面、与所述多个第2芯片中从所述表面第二隔开的一者的所述第2上表面在所述第1方向上处于不同的位置。
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公开(公告)号：CN110867450A
公开(公告)日：2020-03-06
申请号：CN201910115197.6
申请日：2019-02-14
Applicant: 东芝存储器株式会社
IPC: H01L27/11582 , H01L27/11573 , H01L27/1157 , H01L27/11556 , H01L27/11529 , H01L27/11524
Abstract: 本发明提供半导体存储装置。半导体存储装置具备：半导体基板，在表面设置半导体部及绝缘部；存储单元阵列，设置在半导体基板的第1区域；第1晶体管，设置在半导体基板的第2区域；第2晶体管，设置在半导体基板的第3区域；绝缘性的积层膜，覆盖半导体基板的表面、第1、2晶体管。第1、2晶体管具有：第1半导体层；栅极电极；栅极绝缘膜。第2晶体管的栅极电极中的硼的浓度大于第1晶体管的栅极电极中的硼的浓度。绝缘性的积层膜具备：第1绝缘膜，与半导体基板的表面相接；第2绝缘膜，与第1绝缘膜相接，氢的扩散系数比第1绝缘膜小。第2绝缘膜具备与半导体基板的半导体部相接的第1部分，第1部分沿着第3区域的外缘延伸且包围第3区域。
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公开(公告)号：CN106534056B
公开(公告)日：2020-02-14
申请号：CN201610143731.0
申请日：2016-03-14
Applicant: 东芝存储器株式会社
Abstract: 本发明提供通信装置以及通信方法。根据一个实施方式的通信装置，具备：无线接口部，其向接收装置发送数据消息，且若接收到从所述接收装置通过单播以最优化后的发送速率发送的消息，则从所述接收到的消息提取表示所述接收装置中的所述最优化后的发送速率的速率信息；消息处理部，其生成以表示组播组的组播标识符作为目的地的数据消息，并输出至无线接口部；以及选择器，其基于速率信息，选择发送数据消息的发送速率。
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Patent Agency Ranking
公开(公告)号：CN110739297A
公开(公告)日：2020-01-31
申请号：CN201910154466.X
申请日：2019-03-01
Applicant: 东芝存储器株式会社
IPC: H01L25/16 , H01L23/498
Abstract: 实施方式提供一种能够在谋求大容量化的同时谋求修复性的提高的半导体存储装置。实施方式的半导体存储装置具备壳体、第1刚性基板、第2刚性基板、及连接基板。所述第1刚性基板收容于所述壳体，安装有控制器。所述第2刚性基板收容于所述壳体并与所述第1刚性基板至少局部相向，安装有半导体存储部件。所述连接基板具有固定于所述第1刚性基板的表面的第1端部和固定于所述第2刚性基板的表面的第2端部，且至少一部分具有挠性而以弯曲的姿势配置于所述壳体内。
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公开(公告)号：CN110739011A
公开(公告)日：2020-01-31
申请号：CN201811553464.X
申请日：2018-12-19
Applicant: 东芝存储器株式会社
IPC: G11C11/40
Abstract: 实施方式提供一种更高性能的半导体存储装置。一实施方式的半导体存储装置包含第1半导体、第1及第2字线、第1及第2单元晶体管。第1半导体包含第1部分及第2部分。第1字线与第1半导体的第1部分面对面。第2字线与第1字线的第2部分面对面，与第1字线一起夹着第1半导体，且与第1字线是不同的个体。第1单元晶体管形成于包含第1半导体的第1部分的第1区域，且与第1字线连接。第2单元晶体管形成于包含第1半导体的第2部分的第2区域，且与第2字线连接，并具有第1阈值电压。第1阈值电压比第1电压高，第1电压是在从第1单元晶体管读出数据的期间对第2字线施加的，且第1电压具有零或正的大小。
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公开(公告)号：CN110718249A
公开(公告)日：2020-01-21
申请号：CN201811557484.4
申请日：2018-12-19
Applicant: 东芝存储器株式会社
Inventor： 滝泽亮介
IPC: G11C11/16
Abstract: 实施方式的存储设备提高存储器的可靠性。实施方式的存储设备包含：感测放大器电路(151)，连接于存储单元(MCk)；感测放大器电路(153)，经由选择电路(159)连接于感测放大器电路(151)；及电压供给电路(18)，经由选择电路159连接于感测放大器电路(153)；在读出动作时，基于参照数据写入前的存储单元(MCk)的输出信号的第1信号、及基于参照数据写入后的存储单元的输出信号的第2信号从选择电路(159)供给至感测放大器电路(153)，在测试动作时，基于存储单元(MCk)的输出信号的第3信号从选择电路(159)供给至感测放大器电路(153)，基于施加至电压供给电路(18)的端子(99)的电压的第4信号从选择电路(153)供给至感测放大器电路(153)。
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公开(公告)号：CN110675908A
公开(公告)日：2020-01-10
申请号：CN201910138364.9
申请日：2019-02-25
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种可提升写入性能的半导体存储装置。实施方式的半导体存储装置包含包括多个存储单元的存储单元阵列20、与多个存储单元分别连接的多个位线、与多个存储单元共通连接的字线、及对字线施加编程脉冲从而在多个存储单元中将数据进行编程的控制电路24。控制电路24是使用1次编程脉冲，将第1状态的第1存储单元与较所述第1状态更高的第2状态的第2存储单元进行编程。
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公开(公告)号：CN110620060A
公开(公告)日：2019-12-27
申请号：CN201910126800.0
申请日：2019-02-20
Applicant: 东芝存储器株式会社
IPC: H01L21/67
Abstract: 实施方式涉及一种半导体制造装置及半导体装置的制造方法。根据一个实施方式，半导体制造装置具备衬底保持部，该衬底保持部将多个衬底以所述衬底彼此相互平行地排列的方式保持。所述装置进而具备流体喷射部，该流体喷射部具有多个开口部，且使从所述开口部喷射的所述流体的喷射方向在与所述衬底的表面平行的面内通过自激振荡而变动，所述开口部向与所述衬底的表面相距的距离处于相互邻接的所述衬底间的中心间距离以内的区域，喷射流体。
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