公开(公告)号：KR1020070047690A

公开(公告)日：2007-05-07

申请号：KR1020060099513

申请日：2006-10-12

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 김전중 ,  박재언 ,  구자흠 ,  양대원

IPC: H01L21/335 ,  H01L21/205

CPC classification number: H01L21/823425 ,  H01L21/823412 ,  H01L21/823468 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/7843

Abstract: 전계 효과 트랜지스터에서 스트레스 질화막 구조 제조에서의 HDP/PECVD 방법 및 그에 의해 제조된 전계 효과 트랜지스터가 제공된다. 스트레스 질화막 구조는 집적 회로 전계 효과 트랜지스터 상에 제1 스트레스 질화막을 HDP 증착하고, 상기 제1 스트레스 질화막 상에 제2 스트레스 질화막을 PECVD함으로써 형성된다. 제1 스트레스 질화막은 비컨포멀하고, 제2 스트레스 질화막은 컨포멀하다.
반도체 소자, 스트레스 질화막, HDP, PECVD

公开(公告)号：KR1020070039384A

公开(公告)日：2007-04-11

申请号：KR1020050113411

申请日：2005-11-25

Applicant: 삼성전자주식회사 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 박재언 ,  구자흠 ,  김전중 ,  강대권 ,  테,영웨이

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/027

CPC classification number: H01L21/823807 ,  H01L21/0217 ,  H01L21/02274 ,  H01L21/268 ,  H01L21/3185 ,  H01L21/823814 ,  H01L21/823835 ,  H01L21/823864 ,  H01L29/7843

Abstract: In a semiconductor device having a dual stress liner for improving electron mobility, the dual stress liner includes a first liner portion formed on a PMOSFET and a second liner portion formed on an NMOSFET. The first liner portion has a first compressive stress, and the second liner portion has a second compressive stress smaller than the first compressive stress. The dual stress liner may be formed by forming a stress liner on a semiconductor substrate on which the PMOSFET and the NMOSFET are formed and selectively exposing a portion of the stress liner on the NMOSFET.

公开(公告)号：KR1020060109280A

公开(公告)日：2006-10-19

申请号：KR1020050117185

申请日：2005-12-02

Applicant: 삼성전자주식회사

Inventor： 고영건 ,  구자흠

IPC: H01L21/66 ,  H01L21/027

CPC classification number: H01L22/12

Abstract: A structure and a method for measuring a gate misalignment are provided to collect plural statistical information and to measure an accurate misaligned distance by monitoring plural semiconductor substrates. A semiconductor substrate includes an active region(110) and an isolation region. A first gate group(200) is formed on a side of the active region to be extended. The first gate group includes plural gates whose widths are the same and whose lengths overlapping with the active region are different from each other. A second gate group(300) is formed on the other side of the active region to be extended. The gates of the first gate group correspond respective gates of the second gate group. The second gate group includes plural gates whose widths are the same and whose lengths overlapping with the active region are different from each other.

Abstract translation: 提供了一种用于测量栅极未对准的结构和方法，以收集多个统计信息并通过监视多个半导体衬底来测量准确的不对准距离。 半导体衬底包括有源区（110）和隔离区。 第一栅极组（200）形成在待延伸的有源区的一侧。 第一栅极组包括宽度相同并且与有源区重叠的长度彼此不同的多个栅极。 第二栅极组（300）形成在待延伸的有源区的另一侧。 第一栅极组的栅极对应于第二栅极组的各个栅极。 第二栅极组包括宽度相同并且与有源区重叠的长度彼此不同的多个栅极。

公开(公告)号：KR1020060005871A

公开(公告)日：2006-01-18

申请号：KR1020040054860

申请日：2004-07-14

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  정석우 ,  한성기 ,  김민주 ,  노관종

IPC: H01L21/336

CPC classification number: H01L21/28518 ,  H01L29/665

Abstract: 자기정렬 실리사이드층을 가지는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 기판에 형성되어 활성영역을 한정하는 소자분리막과 상기 활성영역 상부를 가로지르는 게이트 패턴을 포함한다. 상기 게이트 패턴의 양 측벽에 스페이서 절연막이 형성된다. 상기 게이트 패턴의 상부(upper portion)에 제 1 및 제 2 살리사이드층(salicide layer)가 형성되고, 상기 스페이서 절연막과 상기 소자분리막 사이의 활성영역에 각각 제 1 살리사이드층(salicide layer)이 형성된다. 상기 게이트 패턴 상부의 제 1 및 제 2 살리사이드층은 번갈아 서로 연결되어 형성된다. 폭이 좁은 게이트 패턴에 제 1 살리사이드층이 집괴되어 형성된 후 제 2 살리사이드층으로 패치하여 이어진 살리사이드층을 형성할 수 있다.

Abstract translation: 提供了具有自对准硅化物层的半导体器件及其制造方法。 该器件包括形成在衬底上的隔离层并且限定穿过有源区的有源区和栅极图案。 间隔绝缘膜形成在栅极图案的两个侧壁上。 第一和第二金属硅化物层形成在栅极图案的上部上，并且第一金属硅化物层形成在间隔件绝缘膜和隔离膜之间的有源区上， 是的。 栅极图案上的第一和第二硅化物层交替地彼此连接。 可以通过在窄栅极图案中聚集第一硅化物层然后修补到第二硅化物层以形成硅化物层来形成硅化物层。

公开(公告)号：KR1020050036307A

公开(公告)日：2005-04-20

申请号：KR1020030071941

申请日：2003-10-15

Applicant: 삼성전자주식회사

Inventor： 노관종 ,  구자흠 ,  선민철 ,  김민주

IPC: H01L21/24

Abstract: 니켈 실리사이드층의 형성방법을 제공한다. 이 방법은 먼저, 반도체기판의 활성영역 상에 게이트 패턴을 형성한다. 이어서, 상기 게이트 패턴의 측벽을 덮는 게이트 스페이서를 형성한다. 상기 게이트 패턴 및 게이트 스페이서를 갖는 상기 반도체기판 상의 전면에 콘포말한 니켈층을 형성한다. 상기 니켈층 상에 텅스텐 질화막 캐핑층을 형성하되 상기 텅스텐 질화막 캐핑층은 적어도 0.5의 N/W 조성비를 갖도록 형성한다. 상기 텅스텐질화막 캐핑층을 갖는 반도체기판을 열처리하여 상기 활성영역의 상부 및 상기 게이트 패턴 상부에 자기정렬된 실리사이드층을 형성한다. 상기 니켈층 중 반응하지 않은 잔존부분을 제거한다.

公开(公告)号：KR100480634B1

公开(公告)日：2005-03-31

申请号：KR1020020072094

申请日：2002-11-19

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  김철성 ,  노관종 ,  김민주

IPC: H01L21/24

CPC classification number: H01L29/6653 ,  H01L21/28518 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/78

Abstract: 니켈 살리사이드 공정을 이용하여 반도체 소자의 제조방법을 제공한다. 본 발명은 실리콘 기판 상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 것을 포함한다. 상기 게이트 패턴 및 소오스/드레인 영역이 형성된 실리콘 기판 상에 니켈이 포함된 실리사이드용 금속막을 형성한다. 상기 니켈이 포함된 실리사이드용 금속막 상에 후공정의 니켈 실리사이드막 형성시 실리사이드 레지듀 발생을 방지하기 위해 N-리치 티타늄 질화막을 형성한다. 상기 니켈이 포함된 실리사이드용 금속막 및 N-리치 티타늄 질화막이 형성된 실리콘 기판을 열처리하여 상기 게이트 패턴과 소오스/드레인 영역 상에 각각 니켈 실리사이드막을 형성한다. 상기 니켈 실리사이드막 형성시 반응하지 않은 니켈이 포함된 실리사이드용 금속막 및 N-리치 질화막을 선택적으로 제거한다. 이상과 같이 본 발명은 니켈이 포함된 실리사이드용 금속막 상에 N-리치 티타늄 질화막을 캡핑함으로써 필드 산화막과 같은 필드 영역의 표면과 스페이서의 표면에 실리사이드 레지듀(silicide residue)가 발생하지 않는다.

公开(公告)号：KR1020050020189A

公开(公告)日：2005-03-04

申请号：KR1020030057932

申请日：2003-08-21

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  최시영 ,  구자흠 ,  이창원 ,  이병학 ,  김성만 ,  이진욱

IPC: H01L21/336

Abstract: PURPOSE: A method for forming gate stacks is provided to prevent oxidation of a metal layer and restrain a reaction between a metal nitride layer and polysilicon by performing a re-oxidation process for a polysilicon/metal gate electrode before forming the metal nitride layer and the metal layer. CONSTITUTION: A polysilicon electrode pattern is formed by patterning a gate oxide layer, a polysilicon layer, and a first mask, which are formed on a semiconductor substrate. A re-oxidation process is performed to recover damage of the gate oxide layer in the process for forming the polysilicon electrode pattern. The first mask is removed therefrom. An oxide layer is formed on the semiconductor substrate and the polysilicon electrode pattern to expose a surface of the polysilicon electrode. A metal nitride layer, a metal layer and a second mask are sequentially formed on the oxide layer and the polysilicon electrode. A metal nitride layer, a metal layer, and a second mask pattern are formed on the polysilicon electrode.

Abstract translation: 目的：提供一种用于形成栅极叠层的方法，以防止在形成金属氮化物层之前，通过对多晶硅/金属栅电极进行再氧化处理，从而防止金属层的氧化并抑制金属氮化物层与多晶硅之间的反应 金属层。 构成：通过图案化形成在半导体衬底上的栅极氧化物层，多晶硅层和第一掩模来形成多晶硅电极图案。 在形成多晶硅电极图案的工艺中进行再氧化处理以恢复栅极氧化物层的损伤。 第一个面罩从中移除。 在半导体衬底和多晶硅电极图案上形成氧化层以暴露多晶硅电极的表面。 在氧化物层和多晶硅电极上依次形成金属氮化物层，金属层和第二掩模。 在多晶硅电极上形成金属氮化物层，金属层和第二掩模图案。

公开(公告)号：KR100464394B1

公开(公告)日：2005-02-28

申请号：KR1019970046185

申请日：1997-09-08

Applicant: 삼성전자주식회사

Inventor： 구자흠 ,  김병준 ,  윤여철 ,  최길현

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a metal interconnection of a semiconductor device by using a silicide layer is provided to increase tolerance to penetration of particles and transform the crystal structure of a cobalt silicide layer into a crystal structure of low resistivity by performing an RTP(rapid thermal process) on an adhesion layer between a tungsten layer and a cobalt silicide layer in a temperature scope of 750-850 deg.C before a metal interconnection is formed. CONSTITUTION: A silicide layer is formed on a semiconductor substrate. An interlayer dielectric is formed on the silicide layer. A contact hole to which the silicide layer is exposed is formed in the interlayer dielectric. An adhesion layer in contact with the silicide layer exposed through the contact hole is formed on the front surface of the interlayer dielectric. While the tolerance of the adhesion layer to the penetration of particles is increased, the crystal structure of the silicide layer is transformed into a crystal structure for decreasing resistivity.

公开(公告)号：KR1020040108141A

公开(公告)日：2004-12-23

申请号：KR1020030038889

申请日：2003-06-16

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  정석우 ,  윤선필 ,  김민주 ,  노관종

IPC: H01L21/335

CPC classification number: H01L29/7843 ,  H01L21/324 ,  H01L21/823807 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: PURPOSE: A method of manufacturing a semiconductor device is provided to improve switching-speed of an MOS(Metal Oxide Semiconductor) transistor by obtaining a strained channel from an insulating layer with tensile stress using a heat treatment. CONSTITUTION: An MOS transistor is formed at a predetermined region of a semiconductor substrate. A stress layer is formed on the substrate including the MOS transistor(15). Physical stress of the stress layer is converted into tensile stress or the tensile stress of the stress layer is increased by using a heat treatment(21).

Abstract translation: 目的：提供一种制造半导体器件的方法，以通过使用热处理从具有拉伸应力的绝缘层获得应变通道来提高MOS（金属氧化物半导体）晶体管的开关速度。 构成：在半导体衬底的预定区域形成MOS晶体管。 在包括MOS晶体管（15）的衬底上形成应力层。 应力层的物理应力被转化为拉伸应力，或者通过使用热处理来增加应力层的拉伸应力（21）。

公开(公告)号：KR100441681B1

公开(公告)日：2004-07-27

申请号：KR1020010012600

申请日：2001-03-12

Applicant: 삼성전자주식회사

Inventor： 조만호 ,  구자흠 ,  최철준 ,  조준규 ,  허성준

IPC: H01L21/336

CPC classification number: H01L21/28061 ,  H01L21/28247

Abstract: In a method of forming a metal gate electrode, an annealing process is performed in a hydrogen-containing gas ambient following a selective oxidation process. During the annealing process, a metal oxide layer formed by the selective oxidation process is removed by a reduction reaction or hydrogen atoms are contained in the metal oxide layer to suppress whisker nucleation and surface mobility.

Abstract translation: 在形成金属栅极电极的方法中，在选择性氧化工艺之后的含氢气体环境中执行退火工艺。 在退火过程中，通过选择性氧化过程形成的金属氧化物层通过还原反应被除去，或者氢原子被包含在金属氧化物层中以抑制晶须成核和表面迁移率。