公开(公告)号：KR1020060093383A

公开(公告)日：2006-08-25

申请号：KR1020050014087

申请日：2005-02-21

Applicant: 삼성전자주식회사

Inventor： 한정희 ,  김주형 ,  김정우 ,  전상훈 ,  정연석 ,  이승현

IPC: H01L27/115 ,  H01L21/8247 ,  B82Y10/00

CPC classification number: H01L29/42324 ,  H01L29/513 ,  H01L29/792 ,  H01L29/788

Abstract: 반도체 기판 상에 형성되는 게이트 구조물을 포함하는 비휘발성 메모리 소자가 개시된다. 게이트 구조물은, 반도체 기판 상의 제 1 절연막과, 제 1 절연막 상에 형성되고 전하 저장을 위한 스토리지 노드와, 스토리지 노드 상의 제 2 절연막과, 제 2 절연막 상의 제 3 절연막과, 제 3 절연막 상의 제어 게이트 전극을 포함한다. 또한, 제 2 절연막과 제 3 절연막 가운데 적어도 하나 이상의 유전 상수는 제 1 절연막의 유전 상수보다 크다.

公开(公告)号：KR1020060089261A

公开(公告)日：2006-08-09

申请号：KR1020050009845

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

CPC classification number: H01L29/66833 ,  H01L21/265 ,  H01L21/28282 ,  H01L21/823892 ,  H01L29/792

Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NAND

公开(公告)号：KR1020060089260A

公开(公告)日：2006-08-09

申请号：KR1020050009844

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

CPC classification number: H01L21/823892 ,  H01L21/041 ,  H01L21/2652

Abstract: 본 발명은 액티브 영역에 다층의 도핑층을 갖는 소노스(SONOS) 형태의 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 다중 유전층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치

公开(公告)号：KR1020060052126A

公开(公告)日：2006-05-19

申请号：KR1020050094516

申请日：2005-10-07

Applicant: 삼성전자주식회사

Inventor： 전상훈 ,  한정희 ,  김정우

IPC: H01L27/115

CPC classification number: H01L29/513 ,  G11C16/0416 ,  G11C16/0466 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/7881 ,  H01L29/792

Abstract: 본 발명은 높은 일함수를 지닌 비휘발성 반도체 메모리 소자에 관한 것으로, 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역을 포함하는 반도체 기판, 상기 채널 영역 상에 순차적으로 형성된 터널링층, 전하 저장층, 블로칭 산화층 및 게이트 전극층 포함하는 게이트 구조체를 포함하는 비휘발성 메모리 소자에 있어서, 상기 게이트 전극층은 4.4eV 이상의 일함수(work function)를 지닌 물질을 포함하여 형성된 비휘발성 반도체 메모리 소자를 제공한다.

公开(公告)号：KR1020050102864A

公开(公告)日：2005-10-27

申请号：KR1020040028165

申请日：2004-04-23

Applicant: 삼성전자주식회사

Inventor： 전상훈 ,  김정우 ,  황현상

IPC: H01L27/115

CPC classification number: H01L21/28202 ,  G11C16/0466 ,  H01L21/28194 ,  H01L21/28282 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/792

Abstract: 본 발명은 다층의 유전체층을 포함하는 메모리 소자 및 그 제조 방법에 관한 것이다. 반도체 기판, 상기 반도체 기판의 양측부에 형성된 제 1불순물 영역 및 제 2불순물 영역, 상기 제 1불순물 영역 및 상기 제 2불순물 영역과 접촉하며 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 메모리 소자에 있어서, 상기 게이트 구조체는, 터널링 산화층; 상기 터널링 산화층 상에 형성된 전하 저장층; 상기 전하 저장층 상에 형성되며, 2 이상의 유전체층을 포함하는 절연층; 및 상기 유전체층 상에 형성된 게이트 전극층;을 포함하는 다층의 유전체층을 포함하는 메모리 소자를 제공하여, 동작 특성 및 리텐션 특성이 향상된 메모리 소자를 구현할 수 있다.

公开(公告)号：KR100519750B1

公开(公告)日：2005-10-07

申请号：KR1020010025571

申请日：2001-05-10

Applicant: 삼성전자주식회사

Inventor： 송훈 ,  송기무 ,  김정우 ,  이은성 ,  우상현 ,  강석진 ,  황준식

IPC: H01L23/522

Abstract: 본 발명은 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체 및 그 제조방법에 관하여 개시한다. 저온소결 세라믹으로 실링된 칩 스케일 패키지 구조체는, MEMS 소자 또는 전자회로가 집적되어 있는 반도체칩; 상기 반도체칩의 상방에서 위치하는 저온소결 세라믹 소재; 및 상기 세라믹 소재와 상기 반도체칩 사이에 개재하여 그들간의 전기적 신호를 접속시키며 그중 외부에 형성된 것은 그들을 외부로부터 밀봉실링하는 실링부를 형성하는 솔더범프들;을 구비한다. 이에 따르면, 웨이퍼 레벨에서 칩스케일의 패키징이 가능해지고 밀봉실링이 되므로 습기의 영향을 방지할 수 있으며 낮은 온도에서의 본딩으로 열적 충격에 약한 제품에도 적용이 가능하며, 칩온칩(Chip On Chip) 기술에 의해 소형의 모듈의 구성이 가능해지는 효과가 있다.

公开(公告)号：KR1020040108309A

公开(公告)日：2004-12-23

申请号：KR1020030063362

申请日：2003-09-09

Applicant: 삼성전자주식회사

Inventor： 전상훈 ,  채수두 ,  김주형 ,  김정우

IPC: H01L27/115

Abstract: PURPOSE: An SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) memory device and a manufacturing method thereof are provided to keep a memory node layer in an amorphous state even under a high temperature MOS(Metal Oxide Semiconductor) process by using a high dielectric MON or MSiON layer as the memory node layer. CONSTITUTION: An SONOS memory device includes a semiconductor substrate(40) and a multi-functional device with a switching function and a data storing function. The multi-functional device includes a first and second impurity region(42,44) in the substrate, a channel region(46) between the first and second impurity regions, and a data storing laminate(60) formed on the substrate to align the first and second impurity regions. The data storing laminate is formed by depositing sequentially a tunneling oxide layer(48a), a memory node layer(50a), a blocking layer(52a) and an electrode layer(54a). The memory node layer is made of an MON layer or an MSiON layer.

Abstract translation: 目的：提供一种SONOS（硅氧化物 - 氮化物 - 氧化物 - 硅）存储器件及其制造方法，即使在高温MOS（金属氧化物半导体）工艺下，通过使用高 介质MON或MSiON层作为存储器节点层。 构成：SONOS存储器件包括半导体衬底（40）和具有开关功能和数据存储功能的多功能器件。 多功能器件包括衬底中的第一和第二杂质区（42,44），在第一和第二杂质区之间的沟道区（46）和形成在衬底上的数据存储叠层（60） 第一和第二杂质区域。 数据存储层叠体通过依次沉积隧穿氧化物层（48a），存储节点层（50a），阻挡层（52a）和电极层（54a）而形成。 存储节点层由MON层或MSiON层构成。

公开(公告)号：KR1020040093606A

公开(公告)日：2004-11-06

申请号：KR1020030027543

申请日：2003-04-30

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  김정우 ,  이정현 ,  김문경 ,  황현상

IPC: H01L21/8247

CPC classification number: H01L29/792 ,  H01L21/28194 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66833

Abstract: PURPOSE: A non-volatile semiconductor memory device is provided to control effectively trap density according to doping concentration and to improve operation speed by forming an OHA(Oxide-Hafnium oxide Aluminium oxide) layer in a gate stack structure. CONSTITUTION: A semiconductor substrate(40) includes a source(S) and a drain(D) spaced apart from each other. A gate stack structure for contacting the source and drain is formed on the semiconductor substrate. The gate stack structure is composed of a tunneling layer(42), the first trap material layer(44), the first insulating layer(46) and a gate electrode(48). The first trap material layer and the first insulating layer have larger permittivity than a nitride layer. The first oxide layer is formed between the tunneling layer and the first trap material layer. The second oxide layer is formed between the first trap material layer and the first insulating layer. The first oxide layer is made of Al2O3. The first insulating layer is made of one selected from a group consisting of HfO2, ZrO2, Ta2O5, and TiO2.

Abstract translation: 目的：提供一种非易失性半导体存储器件，用于根据掺杂浓度有效地控制阱密度，并通过在栅极堆叠结构中形成OHA（氧化物 - 氧化铪氧化铝）层来提高操作速度。 构成：半导体衬底（40）包括彼此间隔开的源极（S）和漏极（D）。 用于接触源极和漏极的栅极堆叠结构形成在半导体衬底上。 栅极堆叠结构由隧道层（42），第一陷阱材料层（44），第一绝缘层（46）和栅电极（48）组成。 第一陷阱材料层和第一绝缘层具有比氮化物层更大的介电常数。 第一氧化物层形成在隧道层和第一捕集材料层之间。 第二氧化物层形成在第一捕集材料层和第一绝缘层之间。 第一氧化物层由Al2O3制成。 第一绝缘层由选自HfO 2，ZrO 2，Ta 2 O 5和TiO 2的一种制成。

公开(公告)号：KR1020040071851A

公开(公告)日：2004-08-16

申请号：KR1020030007758

申请日：2003-02-07

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  김정우 ,  김주형

IPC: H01L29/775

CPC classification number: B82Y10/00 ,  H01L29/7888 ,  Y10S977/937 ,  Y10S977/938

Abstract: PURPOSE: A single electron transistor with memory function is provided to precisely form an interval between trap layers and maintain high repeatability by forming the trap layers by a CMOS(complementary metal oxide semiconductor) process. CONSTITUTION: The first substrate(50) and an insulation layer are sequentially stacked. The second substrate(54) is formed on the insulation layer, separated into a source region(54S), a channel region(54C) and a drain region(54D). A tunneling layer is formed on the second substrate. At least two trap layers are formed on the tunneling layer at such an interval(D) that at least one quantum dot(56) is formed in the channel region. A gate electrode(60) in contact with the tunneling layer and the trap layers between the at least two trap layers is formed.

Abstract translation: 目的：提供具有记忆功能的单电子晶体管，以通过CMOS（互补金属氧化物半导体）工艺形成陷阱层，精确地形成陷阱层之间的间隔并保持高重复性。 构成：依次层叠第一基板（50）和绝缘层。 第二基板（54）形成在绝缘层上，分离为源极区（54S），沟道区（54C）和漏极区（54D）。 隧道层形成在第二基板上。 至少两个陷阱层以这样的间隔（D）形成在隧道层上，使得在沟道区域中形成至少一个量子点（56）。 形成与隧道层接触的栅电极（60）和至少两个陷阱层之间的捕获层。

公开(公告)号：KR1020040043044A

公开(公告)日：2004-05-22

申请号：KR1020020071042

申请日：2002-11-15

Applicant: 삼성전자주식회사 ,  대한민국(서울대학교 총장)

Inventor： 김정우 ,  박병국 ,  이종덕 ,  이용규

IPC: H01L27/115

CPC classification number: H01L29/7926 ,  G11C11/5628 ,  H01L21/28282 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/7923

Abstract: PURPOSE: A non-volatile SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) memory having a vertical channel, a manufacturing method thereof, and a program method are provided to be capable of improving the degree of integration. CONSTITUTION: A non-volatile SONOS memory having a vertical channel is provided with a substrate(101), the first insulating layer(103) deposited on the substrate, and a semiconductor layer(105) patterned into a predetermined type structure on the first insulating layer. At this time, the semiconductor layer includes a source and drain electrode spaced apart from each other. The non-volatile SONOS memory further includes the second insulating layer(107) between the source and drain electrode on the semiconductor layer, a memory layer(109) selectively deposited on the resultant structure, and a gate electrode(111) deposited on the memory layer for controlling the electron mobility of the memory layer. The memory layer includes an electron mobility channel and an electron storing layer.

Abstract translation: 目的：提供具有垂直通道的非易失性SONOS（硅氧化物 - 氮化物 - 氧化物 - 硅）存储器，其制造方法和程序方法，以能够提高集成度。 构成：具有垂直通道的非挥发性SONOS存储器设置有衬底（101），沉积在衬底上的第一绝缘层（103）和在第一绝缘层上图案化为预定类型结构的半导体层（105） 层。 此时，半导体层包括彼此间隔开的源极和漏极。 非易失性SONOS存储器还包括在半导体层上的源极和漏极之间的第二绝缘层（107），选择性地沉积在所得结构上的存储层（109）和沉积在存储器上的栅电极（111） 用于控制存储层的电子迁移率的层。 存储层包括电子迁移率通道和电子存储层。