公开(公告)号：KR1019990061803A

公开(公告)日：1999-07-26

申请号：KR1019970082093

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 김병희 ,  박홍배

IPC: H01L27/10

Abstract: 강유전체 메모리 장치 및 그 제조 방법에 관해 개시한다. 본 발명에 따른 강유전체 메모리 장치는 강유전체막의 상, 하부에 각각 시드막을 구비한다. 상, 하부 시드막은 강유전체막의 상, 하 계면 특성을 동일하게 하기 위하여 형성한다. 상, 하부 시드막에 의해 강유전체막의 상, 하 계면 특성이 동일하게 되기 때문에 하부 시드막-강유전체막-상부 시드막 구조를 포함하는 강유전체 메모리 장치에서는 임프린트와 같은 현상의 발생이 효과적으로 방지된다.

公开(公告)号：KR100200755B1

公开(公告)日：1999-06-15

申请号：KR1019960053823

申请日：1996-11-13

Applicant: 삼성전자주식회사

Inventor： 김병희 ,  박인선 ,  오세준 ,  박홍배

IPC: H01L21/768

Abstract: 강유전체 메모리(ferroelectric memory) 장치에 이용되는 다층 전극 구조에 대하여 개시한다. 이는 산화물 도전층; 상기 산화물 도전층의 산소 성분이 확산되는 것을 방지하기 위하여 상기 산화물 도전층 상에 형성된 산소 확산 방지층; 및 상기 산소 확산 방지층 상에 형성된 백금(Pt) 도전층으로 이루어진 것을 특징으로 한다. 이로써, 산화물 도전층과 백금(Pt) 도전층 간에 산소 확산 방지층을 개재함으로써 상기 산화물 도전층의 산소 성분이 상기 백금(Pt) 도전층 상의 티타늄(Ti)을 포함하는 접촉 매개층에 확산되는 것을 방지할 수 있어 그 접촉 저항이 증가하는 것을 방지할 수 있다.

公开(公告)号：KR1019990026125A

公开(公告)日：1999-04-15

申请号：KR1019970048108

申请日：1997-09-22

Applicant: 삼성전자주식회사

Inventor： 김병희 ,  유차영 ,  박홍배 ,  오세준

IPC: H01L27/108

Abstract: 본 발명에 따른 강유전체 커패시터 장치의 제조 방법은 상기 장치의 하부 전극을 형성하는 단계와; 상기 하부 전극 상에 PZT 솔-겔(SOL-GEL) 용액을 코딩하는 단계와; 상기 코딩된 PZT 솔-겔 용액을 열 처리하여서 커패시터 유전체막으로서 형성하는 단계 및; 상기 커패시터 유전체막 상에 상부 전극을 형성하는 단계를 포함하고; 상기 PZT 솔-겔 용액을 구성하는 Pb는 PbO로 인한 상기 커패시터 유전체막 내의 공간(vacancy)이 최소화되도록 다른 구성 물질들에 비해서 적어도 20% 많게 조성되는 것을 특징으로 한다.

公开(公告)号：KR1019980031926A

公开(公告)日：1998-07-25

申请号：KR1019960051491

申请日：1996-10-31

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  박인선 ,  김병희

IPC: H01L27/115

Abstract: 본 발명은 강유전 커패시터(Ferroelectric Capacitor)의 제조 방법에 대해 기재된 것으로, 이는 커패시터의 하부 전극이 형성된 반도체 기판 상에 강유전 물질을 증착하여 유전막을 형성하는 제 1 단게; 상기 유전막에 흡습된 수분을 제거하는 제 2 단계; 및 상기 유전막 상에 도전 물질을 증착하여 상부 전극을 형성하는 제 3 단계로 이루어진다.
즉, 강유전 물질로 형성된 유전막에 흡습된 수분을 제거함으로써 유전막과 상부 전극 사이의 밀착(Adhesion)을 향상시키는데 또한 이러한 수분 제거 방법의 하나인 고온 공정은 유전막 표면의 결함(Defect)및 보이드(Void)를 제거하여 유전막의 모포로지(Morphology)를 개선시킬 수 있고 또다른 방법인 산소를 이용한 플라즈마 처리 공정은 유전막의 산소 결핍(O2 Vacancy)을 방지할 수 있다는 잇점이 있다.

公开(公告)号：KR1019970077659A

公开(公告)日：1997-12-12

申请号：KR1019960016961

申请日：1996-05-20

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  주석호 ,  문종

IPC: H01L27/108

Abstract: 강유전체막을 유전체막으로 사용하는 캐패시터 및 그 제조방법에 대해 기재되어 있다.
이는, 상부전극; 상부전극 상에 형성된 절연막; 절연막 및 상부전극의 측벽에 형성된 스페이서; 스페이서에 정합되도록 형성된 강유전체막; 및 강유전체막의 하부에 형성된 하부전극을 포함하는 것을 특징으로 한다. 따라서, 상부전극과 강유전체막을 패터닝하는 공정시 강유전체막이 플라즈마 손상을 입는 것을 방지할 수 있다.

公开(公告)号：KR1019970051994A

公开(公告)日：1997-07-29

申请号：KR1019950056986

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  남승희

IPC: H01L21/20

Abstract: 본 발명은 EBEP를 이용하는 반도체 제조장치에 관해 개시한다. 본 발명에 의한 반도체 제조장치는 서로 수평으로 형성하는 웨이퍼, EB발생부 및 자체적으로 온도조절이 가능한 샤워헤드를 구비한다. 또한, 이들을 포함하거나 접속하는 반응챔버의 한 측면에는 공정이 진행되지 않을 때 반응챔버의 안을 볼 수 있는 창을 더 구비하고 있다.
따라서 본 발명에 의한 EBEP를 이용하는 반도체 제조장치를 사용할 경우 반응챔버내에서 균일한 넓은 반응면적을 갖는 플라즈마를 형성할 수 있으므로 종래보다 강화된 균일한 넓은 박막두께를 형성할 수 있다. 또한, 종래에 비해 박막의 재현성을 뛰어나게 할 수 있다. 추가적으로 본 발명은 반응챔버에 종래에 없던 창을 구비함으로써, 보다 쉽게 반응챔버내의 상황을 읽을 수 있다.

公开(公告)号：KR101850703B1

公开(公告)日：2018-04-23

申请号：KR1020110088014

申请日：2011-08-31

Applicant: 삼성전자주식회사

Inventor： 홍형석 ,  현상진 ,  박홍배 ,  나훈주 ,  이혜란

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823437 ,  H01L21/28008 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/66795

Abstract: 반도체장치의게이트메탈제조방법이제공된다. 반도체장치의게이트메탈제조방법은기판, 및기판의상면으로부터돌출되고, 기판과일체로형성된제1 및제2 액티브핀을제공하고, 제1 및제2 액티브핀 상에제1 일함수(work function)를갖는제1 게이트메탈을형성하고, 제1 액티브핀 상의제1 게이트메탈은노출하고, 상기제2 액티브핀 상의제1 게이트메탈은덮는제1 마스크막을형성하고, 제1 불순물을도핑하는제1 등방성도핑(isotropic doping)을수행하여, 제1 액티브핀 상의제1 게이트메탈을제1 일함수와다른제2 일함수를갖는제2 게이트메탈로형성하는것을포함한다.

公开(公告)号：KR101675373B1

公开(公告)日：2016-11-11

申请号：KR1020100026431

申请日：2010-03-24

Applicant: 삼성전자주식회사

Inventor： 나훈주 ,  현상진 ,  신유균 ,  박홍배 ,  홍석훈 ,  이혜란 ,  홍형석

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823842 ,  H01L29/66545

Abstract: 반도체소자및 그제조방법이제공된다. 이방법에따르면, 서로이격된제1 영역및 제2 영역을포함하는기판이준비되고, 상기제1 영역및 제2 영역내에각각배치된제1 및제2 개구부들을갖는층간절연막이상기기판상에형성되고, 상기제1 및제2 개구부들을채우는제1 도전막이형성되고, 상기제1 도전막을식각하여, 상기제1 개구부의바닥면이노출되고, 상기제2 개구부내에상기제1 도전막의일부가잔존되고, 상기제2 개구부의비어있는윗 영역및 상기제1 개구부를채우는제2 도전막이형성된다.

Abstract translation: 提供了一种半导体器件及其制造方法。 根据该方法，制备包括彼此间隔开的第一区域和第二区域的衬底，并且具有分别布置在第一区域和第二区域中的第一开口和第二开口的层间绝缘膜形成在器件板上 形成填充第一开口和第二开口的第一导电膜，并且蚀刻第一导电膜以暴露第一开口的底表面并且第一导电膜的一部分保留在第二开口中， 形成填充第二开口和第一开口的空的上部区域的第二导电膜。

公开(公告)号：KR1020120128531A

公开(公告)日：2012-11-27

申请号：KR1020110088014

申请日：2011-08-31

Applicant: 삼성전자주식회사

Inventor： 홍형석 ,  현상진 ,  박홍배 ,  나훈주 ,  이혜란

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823437 ,  H01L21/28008 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/42316 ,  H01L29/41791 ,  H01L29/785

Abstract: PURPOSE: A semiconductor device and a fabrication method thereof are provided to obtain gate metal of a desired work function by performing a first isotropic doping process for a first gate surface with conformal impurity. CONSTITUTION: A substrate and a first and second active pin are provided(S100). A first gate metal of a first work function is formed on the first and second active pin(S130). A first mask film is formed(S140). The first mask film exposes the first gate metal of the first active pin. The first mask film covers the first gate metal of the second active pin. A first conformal doping process of first impurity is performed(S150). [Reference numerals] (AA) Start; (BB) End; (S100) Providing a substrate and first and second active pins; (S110) Forming source and drain regions; (S120) Forming a gate insulating layer; (S130) Forming a first gate metal; (S140) Forming a first mask film; (S150) Performing a first conformal doping process

Abstract translation: 目的：提供半导体器件及其制造方法以通过对具有保形杂质的第一栅极表面进行第一各向同性掺杂工艺来获得所需功函数的栅极金属。 构成：提供基板和第一和第二有源引脚（S100）。 第一功能功能的第一栅极金属形成在第一和第二有源引脚（S130）上。 形成第一掩模膜（S140）。 第一掩模膜暴露第一有效引脚的第一栅极金属。 第一掩模膜覆盖第二有源引脚的第一栅极金属。 执行第一杂质的第一共形掺杂工艺（S150）。 （附图标记）（AA）开始; （BB）结束; （S100）提供基板和第一和第二有源引脚; （S110）形成源区和漏区; （S120）形成栅极绝缘层; （S130）形成第一栅极金属; （S140）形成第一掩模膜; （S150）进行第一共形掺杂工艺

公开(公告)号：KR1020110056120A

公开(公告)日：2011-05-26

申请号：KR1020090112810

申请日：2009-11-20

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  홍석훈 ,  현상진 ,  나훈주 ,  이혜란 ,  홍형석

IPC: H01L29/78 ,  H01L21/8238

CPC classification number: H01L21/823842 ,  H01L27/092 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/7833 ,  H01L21/8238

Abstract: PURPOSE: A complementary metal oxide semiconductor device having a metal gate stack structure is provided to prevent damage to a high dielectric layer in a manufacturing process by including a barrier metal gate including a metal oxide nitride layer. CONSTITUTION: In a complementary metal oxide semiconductor device having a metal gate stack structure, a semiconductor substrate(100) comprises an NMOS region(201) and a PMOS region(202). The NMOS region and PMOS region are separated by an element separation layer. An NMOS metal gate stack structure(310) and a PMOS metal gate stack structure(330) are formed in an NMOS region and a PMOS region respectively. The NMOS metal gate stack structure includes a first dielectric layer(116), a first lower barrier metal gate(118), and a first upper barrier metal gate(160). The PMOS metal gate stack structure includes a second dielectric layer(120), a second lower barrier metal gate(120), and a second upper barrier metal gate(160).

Abstract translation: 目的：提供一种具有金属栅堆叠结构的互补金属氧化物半导体器件，以通过包括包括金属氧化物氮化物层的势垒金属栅极在制造过程中防止对高介电层的损坏。 构成：在具有金属栅堆叠结构的互补金属氧化物半导体器件中，半导体衬底（100）包括NMOS区（201）和PMOS区（202）。 NMOS区域和PMOS区域被元件分离层隔开。 分别在NMOS区域和PMOS区域中形成NMOS金属栅极堆叠结构（310）和PMOS金属栅极堆叠结构（330）。 NMOS金属栅极堆叠结构包括第一介电层（116），第一下阻挡金属栅极（118）和第一上阻挡金属栅极（160）。 PMOS金属栅极堆叠结构包括第二介电层（120），第二下阻挡金属栅极（120）和第二上阻挡金属栅极（160）。