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公开(公告)号：KR102130558B1
公开(公告)日：2020-07-07
申请号：KR1020130105006
申请日：2013-09-02
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
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公开(公告)号：KR100866966B1
公开(公告)日：2008-11-06
申请号：KR1020070045415
申请日：2007-05-10
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L21/336 , B82Y10/00
CPC classification number: H01L29/7887 , H01L21/28273 , H01L21/28282 , H01L23/3128 , H01L25/0657 , H01L29/42324 , H01L29/4234 , H01L29/66825 , H01L29/66833 , H01L29/7923 , H01L29/7926 , H01L2224/48227 , H01L2924/01019 , H01L2924/15311 , B82Y10/00
Abstract: The non-volatile memory device and the manufacturing method thereof are provided to obtain the high reliability even when the high integration is facilitated. In the non-volatile memory device type(100), the first doped layer is provided on the substrate(105). It has the first conductivity. The semiconductor pillar is extended from the first doped layer on the substrate. It has the second conductive type which is opposite to the first conductivity type. The first control gate electrode surrounds the first side wall of the semiconductor pillar. The second control gate electrode surrounds the second side wall of the semiconductor pillar. It is separated from the first control gate electrode. The second doped layer(130) is disposed on the semiconductor pillar. It has the first conductivity type.
Abstract translation: 提供非易失性存储器件及其制造方法，以便即使在高集成度的情况下也能获得高可靠性。 在非易失性存储器件类型（100）中，第一掺杂层设置在衬底（105）上。 它具有第一导电性。 半导体柱从衬底上的第一掺杂层延伸。 它具有与第一导电类型相反的第二导电类型。 第一控制栅电极围绕半导体柱的第一侧壁。 第二控制栅电极围绕半导体柱的第二侧壁。 它与第一控制栅电极分离。 第二掺杂层（130）设置在半导体柱上。 它具有第一种导电类型。
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公开(公告)号：KR102265240B1
公开(公告)日：2021-06-09
申请号：KR1020140161123
申请日：2014-11-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
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公开(公告)号：KR1020070033710A
公开(公告)日：2007-03-27
申请号：KR1020050088181
申请日：2005-09-22
Applicant: 삼성전자주식회사
CPC classification number: H01L24/73 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/73265 , H01L2924/15311 , H01L2924/18165 , H01L2924/19105 , H01L2924/00012 , H01L2924/00014
Abstract: 본 발명은 인쇄회로기판의 보호막 돌출부를 이용한 반도체 패키지의 실장 구조에 관한 것으로, 인쇄회로기판 상에 반도체 패키지를 실장한 후 다시 몰딩 공정을 진행해야 하는 제품에서 종래의 언더필 공정을 적용하지 않으면서 몰딩 압력에 의한 반도체 칩 또는 패키지의 손상, 깨짐 등을 방지하기 위한 것이다. 본 발명에 따른 반도체 패키지의 실장 구조는 인쇄회로기판과 그 위에 실장된 적어도 하나 이상의 반도체 패키지를 포함하며, 인쇄회로기판은 반도체 패키지의 하부면을 향하여 돌출된 돌출부를 구비하는 것이 특징이다. 돌출부는 반도체 패키지의 하부면과 인쇄회로기판 사이의 틈과 같은 높이로 형성되는 것이 바람직하며, 인쇄회로기판의 보호막 위에 보호막과 동일한 재질로 형성되는 것이 바람직하다.
반도체 패키지, 인쇄회로기판, MMC, 몰딩 압력, 보호막, 돌출부-
公开(公告)号：KR1020160117854A
公开(公告)日：2016-10-11
申请号：KR1020150045728
申请日：2015-03-31
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/2481 , H01L27/0688 , H01L27/11519 , H01L27/11548 , H01L27/11556 , H01L27/11565 , H01L27/11575 , H01L27/11582
Abstract: 3차원반도치장치를제공한다. 장치는, 콘택영역, 더미영역및 셀어레이영역을포함하는기판과, 기판상에수직으로적층되복수의전극들을포함하는적층구조체를포함하되, 콘택영역에서전극들은각각의아래전극의단부를노출시키도록계단식으로배치되며, 더미영역에서적어도두 개의전극들의단부들이실질적으로동일한수평위치에그 측벽들을갖는다.
Abstract translation: 如下提供三维半导体器件。 基板包括接触区域，虚拟区域和单元阵列区域。 堆叠结构包括垂直堆叠在基板上的电极。 电极堆叠成在接触区域上具有第一分级结构，在虚拟区域中具有第二阶梯结构。 第二阶梯结构中的至少两个相邻电极的端部具有垂直对准的第一侧壁，使得第一侧壁的水平位置基本相同。
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Patent Agency Ranking
公开(公告)号：KR1020150059114A
公开(公告)日：2015-05-29
申请号：KR1020140161123
申请日：2014-11-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11556
Abstract: 메모리장치가제공한다. 메모리장치는제1 방향으로연장하고, 상기제1 방향에교차하는제2 방향으로순서대로배열된제1 내지제3 선택라인들, 상기선택라인들각각에결합되고상기제2 방향으로순서대로배열된제1 내지제3 수직기둥들, 상기제1 선택라인에결합된상기제3 수직기둥과상기제2 선택라인에결합된상기제1 수직기둥을연결하는제1 보조배선, 상기제2 선택라인에결합된상기제3 수직기둥과상기제3 선택라인에결합된상기제1 수직기둥을연결하는제2 보조배선, 및상기보조배선들과연결되고상기제2 방향으로연장하는비트라인을포함한다.
Abstract translation: 提供存储器件。 存储装置包括：沿第一方向延伸的第一至第三选择线，并且沿与第一方向交叉的第二方向依次布置; 耦合到每个选择线的第一至第三垂直列，并且依次布置在第二方向上; 连接耦合到第一选择线的第三垂直列和耦合到第二选择线的第一垂直列的第一辅助线; 连接耦合到第二选择线的第三垂直列和耦合到第三选择线的第一垂直列的第二辅助线; 以及连接到辅助线并沿第二方向延伸的位线。
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公开(公告)号：KR1020150027408A
公开(公告)日：2015-03-12
申请号：KR1020130105006
申请日：2013-09-02
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/1157 , H01L27/11519 , H01L27/11582 , H01L29/4234 , H01L29/7926
Abstract: 반도체 장치가 개시된다. 반도체 장치는 기판 상에 수직적으로 적층되고 바로 인접하는 수평 전극들, 상기 수평 전극들 사이의 절연 패턴들, 및 상기 수평 전극들 및 상기 절연 패턴들을 관통하여 상기 기판과 연결되는 셀 기둥을 포함한다. 어떤 높이에서의 상기 수평 전극들 사이의 간격에 대한 상기 수평 전극들의 두께의 비율은 다른 높이에서의 것과 다르다.
Abstract translation: 公开了通过控制字线的厚度和/或字线之间的空间可以提高垂直型存储单元的均匀性和可靠性的半导体器件。 半导体器件包括：垂直堆叠在衬底上并且彼此相邻的水平电极; 水平电极之间的绝缘图案; 以及通过穿过水平电极和绝缘图案而连接到基板的单元列。 水平电极相对于一定高度的水平电极之间的空间的厚度比与另一高度不同。
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公开(公告)号：KR100941514B1
公开(公告)日：2010-02-12
申请号：KR1020070034246
申请日：2007-04-06
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
Abstract: 멀티 비트 상전이 메모리소자를 제공한다. 이 소자는 서로 마주보는 제 1 및 제 2 전극들을 구비한다. 상기 제 1 전극 및 상기 제 2 전극 사이에 데이터 저장고가 배치된다. 상기 데이터 저장고는 하나 또는 다수의 중간전극들 및 복수의 상전이 패턴들을 갖는다. 예를 들면, 상기 데이터 저장고는 제 1 및 제 2 상전이 패턴들을 구비할 수 있다. 상기 제 1 상전이 패턴은 상기 제 1 전극에 접촉될 수 있다. 상기 제 2 상전이 패턴은 상기 제 2 전극에 접촉될 수 있다. 상기 제 1 상전이 패턴 및 상기 제 2 상전이 패턴 사이에 상기 중간전극이 개재될 수 있다. 상기 제 1 전극 및 상기 데이터 저장고는 층간절연막을 관통하는 콘택홀 내에 배치될 수 있다.
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公开(公告)号：KR1020070030518A
公开(公告)日：2007-03-16
申请号：KR1020050085243
申请日：2005-09-13
Applicant: 삼성전자주식회사
CPC classification number: H05K3/28 , H05K13/046
Abstract: 본 발명은 수동 소자 보호용 완충 수단을 구비하는 메모리 모듈로서, 외부로부터 수동 소자로 외부 압력이 가해지더라도 수동 소자와 모듈 기판과의 접합 부위가 손상되거나 수동 소자의 외부 접속 단자에 크랙(Crack)이 발생되지 않도록 하는 것을 목적으로 한다. 이를 위한 본 발명은 모듈 기판에 실장된 수동 소자의 상부면에 위치되어 수동 소자로 가해지는 외부 압력을 완충시키는 완충 수단을 구비하는 것을 특징으로 한다. 이때, 완충 수단으로는 고무 밴드를 사용할 수 있으며, 고무 밴드는 모듈 기판의 길이 방향으로 체결되어 수동 소자들을 한꺼번에 덮는다.
따라서, 본 발명에 따르면 외부로부터 수동 소자로 외부 압력이 가해지게 되면 고무 밴드에 의해 외부 압력이 완충됨으로써, 실질적으로 수동 소자들로 가해지는 외부 압력은 작아지게 된다. 이에, 수동 소자와 모듈 기판과의 접합 부위가 손상되거나 수동 소자의 외부 접속 단자에 크랙이 발생되는 것을 방지할 수 있다.
메모리 모듈, 능동 소자, 수동 소자, 모듈 기판, 납땜(Soldering), 땜납(Solder), 실장(Joint)-
公开(公告)号：KR1020170000462A
公开(公告)日：2017-01-03
申请号：KR1020150089291
申请日：2015-06-23
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L29/786
Abstract: 반도체메모리장치가개시된다. 반도체메모리장치는기판상의그래핀층, 그래핀층 상에적층된게이트전극들, 게이트전극들을관통하여상기그래핀층과연결되는산화물반도체패턴및 게이트전극들과산화물반도체패턴사이에제공되는정보저장막을포함한다.
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