公开(公告)号：KR102253595B1

公开(公告)日：2021-05-20

申请号：KR1020150001126

申请日：2015-01-06

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  박성율 ,  조진무 ,  최윤정 ,  박규희 ,  조윤정 ,  김윤수 ,  최재형

IPC: H01L49/02

Abstract: 반도체소자의제조방법은, 기판상에차례로적층된하부전극, 유전막, 및상부전극을포함하는캐패시터를형성하는것을포함한다. 상기상부전극을형성하는것은상기유전막상에제1 금속질화막을형성하는것, 및상기제1 금속질화막상에제2 금속질화막을형성하는것을포함한다. 상기제1 금속질화막은상기유전막과상기제2 금속질화막사이에개재되고, 상기제1 금속질화막은상기제2 금속질화막보다낮은온도에서형성된다.

公开(公告)号：KR1020150057369A

公开(公告)日：2015-05-28

申请号：KR1020130140654

申请日：2013-11-19

Applicant: 삼성전자주식회사

Inventor： 전중원 ,  송지연 ,  신문수 ,  박성율 ,  이석주

IPC: G06F17/50

CPC classification number: G03F1/36 ,  G03F1/70 ,  G03F7/70433

Abstract: 웨이퍼상에패턴들을갖는다수의타일들을형성하고, 상기패턴들을측정하고및 상기측정한수치들을분석하여디자인크기와패턴밀도에따라상기측정한수치들이선형적인변화를갖는크기의타일을결정하고, 및상기결정된타일의상기패턴밀도를조절하는것을포함하는반도체소자의패턴을디자인하는방법이설명된다.

Abstract translation: 描述了一种用于设计半导体器件的图案的方法，包括以下步骤：在晶片上形成具有图案的多个瓦片; 根据设计尺寸和图案密度，通过测量图案和分析测量值来确定具有尺寸的测量值的线性变化的瓦片; 并控制所确定的瓦片的图案密度。

公开(公告)号：KR102122458B1

公开(公告)日：2020-06-12

申请号：KR1020130140654

申请日：2013-11-19

Applicant: 삼성전자주식회사

Inventor： 전중원 ,  송지연 ,  신문수 ,  박성율 ,  이석주

IPC: G06F30/00

公开(公告)号：KR1020170000539A

公开(公告)日：2017-01-03

申请号：KR1020150089534

申请日：2015-06-24

Applicant: 삼성전자주식회사

Inventor： 정재엽 ,  김현조 ,  박성율 ,  박세완 ,  윤종밀 ,  이정효 ,  이화성 ,  정희돈 ,  하지용

IPC: H01L29/78

CPC classification number: H01L29/66545 ,  H01L21/76229 ,  H01L21/823431 ,  H01L21/823481 ,  H01L27/0886 ,  H01L27/0922 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/7848 ,  H01L29/7854 ,  H01L29/7855

Abstract: 누설전류를경감시켜동작성능및 신뢰성을향상시킨반도체장치를제공하는것이다. 상기반도체장치는서로마주보는제1 단변및 제2 단변을포함하는핀형패턴, 상기제1 단변에접하도록형성되는제1 트렌치, 상기제2 단변에접하도록형성되는제2 트렌치, 상기제1 트렌치내에형성되고, 상기제1 단변으로부터순차적으로위치하는제1 부분과제2 부분을포함하는제1 필드절연막으로, 상기제1 부분의높이는상기제2 부분의높이와다른제1 필드절연막, 상기제2 트렌치내에형성되는제2 필드절연막, 및상기제1 필드절연막의제1 부분상에배치되는제1 더미게이트를포함한다.

Abstract translation: 半导体器件包括鳍状图案，其包括彼此相对的第一短边和第二短边，与第一短边接触的第一沟槽，与第二短边接触的第二沟槽，第一场绝缘 所述第一场绝缘膜包括从所述第一短边顺序布置的第一部分和第二部分，并且所述第一部分的高度不同于所述第二部分的高度;第二场绝缘膜， 第二沟槽和第一场绝缘膜的第一部分上的第一伪栅极。

公开(公告)号：KR1020160084895A

公开(公告)日：2016-07-15

申请号：KR1020150001126

申请日：2015-01-06

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  박성율 ,  조진무 ,  최윤정 ,  박규희 ,  조윤정 ,  김윤수 ,  최재형

IPC: H01L27/108 ,  H01L21/02

CPC classification number: H01L28/65 ,  H01L21/322 ,  H01L28/75 ,  H01L27/10805 ,  H01L21/02172

Abstract: 반도체소자의제조방법은, 기판상에차례로적층된하부전극, 유전막, 및상부전극을포함하는캐패시터를형성하는것을포함한다. 상기상부전극을형성하는것은상기유전막상에제1 금속질화막을형성하는것, 및상기제1 금속질화막상에제2 금속질화막을형성하는것을포함한다. 상기제1 금속질화막은상기유전막과상기제2 금속질화막사이에개재되고, 상기제1 금속질화막은상기제2 금속질화막보다낮은온도에서형성된다.

Abstract translation: 一种制造半导体器件的方法包括形成包括依次层叠在基板上的下电极，电介质层和上电极的电容器。 形成上电极包括在电介质层上形成第一金属氮化物层，在第一金属氮化物层上形成第二金属氮化物层。 第一金属氮化物层介于电介质层和第二金属氮化物层之间。 在比第二金属氮化物层的温度低的温度下形成第一金属氮化物层。 因此，可以降低半导体器件的漏电流。