公开(公告)号：KR1020110017288A

公开(公告)日：2011-02-21

申请号：KR1020090074878

申请日：2009-08-13

Applicant: 삼성전자주식회사

Inventor： 최용순 ,  변경문 ,  홍은기 ,  백은경

IPC: H01L21/306

CPC classification number: H01L28/91 ,  H01L21/31111 ,  H01L27/10817 ,  H01L27/10852

Abstract: PURPOSE: A semiconductor fine structure manufacturing method is provided to prevent the deformation of the collapse of a structure by forming a supporting material layer on the top of the mold material layer. CONSTITUTION: A bottom material layer(120) of the family III nitride is formed on a semiconductor substrate(110). A mold material layer(130) is formed on the bottom material layer. A supporting material layer(140) is formed on the top of the mold material layer. The etching mask layer for forming a structure in the mold material layer is formed on the supporting material layer.

Abstract translation: 目的：提供半导体精细结构制造方法，通过在模具材料层的顶部形成支撑材料层来防止结构的塌陷变形。 构成：III族氮化物的底部材料层（120）形成在半导体衬底（110）上。 在底部材料层上形成模具材料层（130）。 支撑材料层（140）形成在模具材料层的顶部上。 在支撑材料层上形成用于在模具材料层中形成结构的蚀刻掩模层。

公开(公告)号：KR1020090016984A

公开(公告)日：2009-02-18

申请号：KR1020070081366

申请日：2007-08-13

Applicant: 삼성전자주식회사

Inventor： 라상호 ,  홍은기 ,  변경문 ,  최종완 ,  백은경

IPC: H01L21/76

CPC classification number: H01L21/76232

Abstract: A semiconductor device having trench isolation region and a manufacturing method thereof are provided to improve carrier mobility in a PMOS(P-channel Metal Oxide Semiconductor) transistor by forming a gap fill film and a buffer pattern on a trench isolation region. A first active region(110a) is restricted by a first trench region(109a). A first buffer pattern(119a) is formed inside the first trench region. A first gap fill film(121a) is formed on the first buffer pattern. The first gap fill film along with the first buffer pattern is filled in the first trench region. The first gap fill film is compacted by the first buffer pattern. A first transistor is formed on the first active region.

Abstract translation: 提供具有沟槽隔离区域的半导体器件及其制造方法，以通过在沟槽隔离区域上形成间隙填充膜和缓冲图案来改善PMOS（P沟道金属氧化物半导体）晶体管中的载流子迁移率。 第一有源区（110a）被第一沟槽区（109a）限制。 第一缓冲图案（119a）形成在第一沟槽区域内。 第一间隙填充膜（121a）形成在第一缓冲图案上。 第一间隙填充膜与第一缓冲图案一起填充在第一沟槽区域中。 第一间隙填充膜被第一缓冲图案压实。 第一晶体管形成在第一有源区上。

公开(公告)号：KR1020080048135A

公开(公告)日：2008-06-02

申请号：KR1020060118081

申请日：2006-11-28

Applicant: 삼성전자주식회사

Inventor： 서동철 ,  김홍근 ,  백은경 ,  최용순 ,  최종완

IPC: H01L21/335 ,  H01L21/265 ,  H01L21/324 ,  H01L21/31

CPC classification number: H01L21/324 ,  H01L21/265 ,  H01L21/823412

Abstract: A method for manufacturing a stacked semiconductor device is provided to simplify a manufacturing process by performing simultaneously a hardening process and a thermal cleaving process during a thermal process. A hydrogen ion doped region is formed apart from an upper surface of a first substrate by implanting hydrogen ions into the upper surface of the first substrate including single crystal silicon. A plurality of structures are formed on a second substrate including single crystal silicon. A flexible oxide layer(214) is formed on the second substrate in order to bury the structures. The flexible oxide layer of the second substrate is attached to the upper surface of the first substrate. A channel thin film(216) is formed on the flexible oxide layer by processing thermally the attached substrates and separating the first substrate along the hydrogen ion doped region.

Abstract translation: 提供一种用于制造堆叠半导体器件的方法，以通过在热处理期间同时进行硬化处理和热裂解处理来简化制造过程。 通过将氢离子注入到包括单晶硅的第一衬底的上表面中，离开第一衬底的上表面而形成氢离子掺杂区。 在包括单晶硅的第二基板上形成多个结构。 在第二基板上形成柔性氧化物层（214），以便掩埋该结构。 第二基板的柔性氧化物层附着到第一基板的上表面。 通过对附着的基板进行热处理并沿着氢离子掺杂区域分离第一基板，在柔性氧化物层上形成通道薄膜（216）。

公开(公告)号：KR100800495B1

公开(公告)日：2008-02-04

申请号：KR1020070019879

申请日：2007-02-27

Applicant: 삼성전자주식회사

Inventor： 최종완 ,  백은경 ,  안상훈 ,  김홍근 ,  서동철 ,  최용순

IPC: H01L21/762

CPC classification number: H01L21/76224 ,  H01L21/823481

Abstract: A method for manufacturing a semiconductor device is provided to sufficiently reduce impurity concentration in an upper isolation dielectric by irradiating ultraviolet rays on the upper isolation layer formed in an upper semiconductor substrate to cure the upper isolation dielectric. A lower device(D1) is formed on a lower semiconductor substrate(10). An interlayer dielectric(17) is formed on the lower device. An upper semiconductor substrate(20) is stacked on the interlayer dielectric. An upper trench(20a) is formed in the upper semiconductor substrate. An upper isolation dielectric(21) is formed in the upper trench. Ultraviolet rays are irradiated on the upper isolation dielectric. The isolation dielectric is an SOG(Spin On Glass) film, an FOX(Flowable Oxide) film, or a BPSG(Borophophorsilicate Glass). The ultraviolet rays have 170 nm to 380 nm wavelength. The ultraviolet rays are irradiated at 400 to 600°C.

Abstract translation: 提供一种制造半导体器件的方法，通过在形成于上半导体衬底中的上隔离层上照射紫外线来固化上绝缘电介质，以充分降低上绝缘电介质中的杂质浓度。 下部器件（D1）形成在下部半导体衬底（10）上。 在下部器件上形成层间电介质（17）。 上半导体衬底（20）堆叠在层间电介质上。 在上半导体衬底中形成上沟槽20a。 上隔离电介质（21）形成在上沟槽中。 紫外线照射在上隔离电介质上。 隔离电介质是SOG（旋涂玻璃）膜，FOX（可流动氧化物）膜或BPSG（硼磷硅玻璃）。 紫外线的波长为170nm〜380nm。 紫外线在400〜600℃照射。

公开(公告)号：KR100775960B1

公开(公告)日：2007-11-16

申请号：KR1020060039859

申请日：2006-05-03

Applicant: 삼성전자주식회사 ,  에이에스엠 저펜 가부시기가이샤

Inventor： 백은경 ,  나규태 ,  마사시야마구치 ,  노부오마츠키 ,  요시노리모리사다 ,  신타로카이도

IPC: H01L21/205

Abstract: 직경(Dw) 및 두께(Tw)를 갖는 웨이퍼 상에 박막을 형성하기 위한 플라즈마 CVD 장치는, 진공 챔버, 샤워 플레이트, 상부 플레이트, 웨이퍼의 상부면 가장자리 부위를 커버하기 위한 상부 마스크 부재 및 상기 웨이퍼의 측면 부위를 커버하기 위한 측면 마스크 부재를 포함한다. 상기 측면 마스크 부재는 Dw+α의 내경을 갖고, 상기 상부 마스크 부재는 상기 상부 마스크 부재의 저면과 상기 상부 플레이트의 웨이퍼 지지면 사이에서 Tw+β의 간격을 두고 배치된다. 여기서, α는 0보다 크며, β 또한 0보다 크다.

公开(公告)号：KR100672943B1

公开(公告)日：2007-01-24

申请号：KR1020040093648

申请日：2004-11-16

Applicant: 삼성전자주식회사

Inventor： 차용원 ,  백은경 ,  나규태

IPC: H01L31/10

CPC classification number: H01L27/1462 ,  H01L27/14609 ,  H01L27/14623 ,  H01L27/14636 ,  H01L27/14643

Abstract: 여기에 개시되는 발명은 수광소자를 포함하는 반도체 소자 및 그 형성 방법에 관한 것으로서, 상기 수광소자는 수광소자 사이의 차광영역에 형성되는 배선의 상부 또는 하부에 가시광선 흡수 패턴을 포함하기 때문에 사광입자가 인접한 수광소자로 도달하는 것이 방지된다.
수광소자, 이미지 소자, 이미지 센서, 포토다이오드

公开(公告)号：KR1020070000608A

公开(公告)日：2007-01-03

申请号：KR1020050056091

申请日：2005-06-28

Applicant: 삼성전자주식회사

Inventor： 김문준 ,  나규태 ,  백은경 ,  차용원 ,  최용순 ,  김홍근

IPC: H01L21/76

Abstract: A method of forming an isolation layer of a semiconductor device is provided to improve characteristics of the isolation layer by burying sufficiently the trench without generating voids and seams. A hard mask pattern is formed on a substrate(100). A first trench is formed by etching the exposed substrate. A first oxide layer having a seam formed on a center thereof is formed on a surface of the first trench. A second oxide layer is formed on the first oxide layer in order to bury the seam. A second trench is formed by removing upper part of the first and second oxide layers. A third oxide layer is formed to bury the second trench. The hard mask pattern is removed. An isolation layer higher than a surface of the substrate is formed by removing partially the third oxide layer, the second oxide layer, and the first oxide layer.

Abstract translation: 提供了形成半导体器件的隔离层的方法，以通过充分地埋入沟槽而不产生空隙和接缝来改善隔离层的特性。 在基板（100）上形成硬掩模图案。 通过蚀刻暴露的衬底形成第一沟槽。 在第一沟槽的表面上形成有在其中心形成有接缝的第一氧化物层。 在第一氧化物层上形成第二氧化物层以便掩埋接缝。 通过去除第一和第二氧化物层的上部来形成第二沟槽。 形成第三氧化物层以埋置第二沟槽。 去除硬掩模图案。 通过部分去除第三氧化物层，第二氧化物层和第一氧化物层，形成高于衬底表面的隔离层。

公开(公告)号：KR1020060133677A

公开(公告)日：2006-12-27

申请号：KR1020050053431

申请日：2005-06-21

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  김홍근 ,  백은경 ,  라상호 ,  나규태

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/11526

Abstract: A method for manufacturing a non-volatile memory cell is provided to prevent damage of a first capping layer by forming sequentially the first capping layer and a second capping layer on an isolation layer. An isolation layer(108) is formed on a substrate(100) including a hard mask(104). An upper surface of the isolation layer is lower than an upper surface of the hard mask. A first capping layer(110) is formed on the substrate. A second capping layer(112) is formed on the first capping layer to prevent the damage of the first capping layer. A first capping layer pattern and a second capping layer pattern are formed by performing a first CMP process. The hard mask is removed. A floating gate layer is formed thereon. A floating gate is formed by performing a second CMP process.

Abstract translation: 提供一种用于制造非易失性存储单元的方法，以通过在隔离层上依次形成第一覆盖层和第二封盖层来防止第一封盖层的损坏。 在包括硬掩模（104）的基板（100）上形成隔离层（108）。 隔离层的上表面比硬掩模的上表面低。 在基板上形成第一盖层（110）。 第一覆盖层（112）形成在第一覆盖层上以防止第一封盖层的损坏。 通过执行第一CMP处理形成第一覆盖层图案和第二覆盖层图案。 硬面膜被去除。 在其上形成浮栅层。 通过执行第二CMP处理形成浮动栅极。

公开(公告)号：KR100621888B1

公开(公告)日：2006-09-11

申请号：KR1020050065106

申请日：2005-07-19

Applicant: 삼성전자주식회사

Inventor： 백은경 ,  구주선 ,  김문준 ,  김홍근 ,  나규태

IPC: H01L21/335

Abstract: 리세스 생성을 최소화 할 수 있는 소자 분리막의 형성 방법 및 이를 이용한 핀형 전계 효과 트랜지스터의 제조방법에 있어서, 하드 마스크 패턴에 노출된 상기 기판을 식각하여 트렌치를 형성한 후 상기 트렌치의 일부를 매립하는 하부 절연막 패턴을 형성한다. 상기 하부 절연막 패턴과 식각 선택비를 갖는 산화물로 이루어진 제1 라이너막을 형성한 후 상기 트렌치의 나머지를 매립하는 상부 절연막을 형성한다. 상기 하드 마스크 패턴의 측면을 노출시키는 동시에 상부 절연막을 상부 절연막 패턴으로 형성한 후 하드 마스크 패턴의 측면에 스페이서를 형성한다. 예비 실리콘 핀의 측면에 상기 제1 라이너막을 잔류시키면서, 상기 상부 절연막 패턴을 제거한다. 이후 습식 식각 공정을 수행하여 소자 분리막을 형성하는 동시에 상기 소자 분리막의 상면보다 높은 상면을 갖는 실리콘 핀을 형성한다. 상기 소자 분리막은 HDP 산화물로 형성되기 때문에 실리콘 핀 형성시 리세스의 생성이 억제된다.

Abstract translation: 一种形成能够最小化凹陷形成的器件隔离层的方法以及使用该方法制造鳍式场效应晶体管的方法，所述方法包括：通过蚀刻暴露于硬掩模图案的衬底形成沟槽， 由此形成绝缘膜图案。 在形成由具有与下绝缘膜图案的蚀刻选择比的氧化物构成的第一衬膜之后，形成用于填充剩余的沟槽的上绝缘膜。 暴露硬掩模图案的侧表面，形成上绝缘膜作为上绝缘膜图案，并且在硬掩模图案的侧表面上形成间隔物。 在保留备用硅鳍侧的第一衬膜的同时去除上绝缘膜图案。 执行湿法蚀刻工艺以形成器件隔离膜和具有比器件隔离膜的上表面高的上表面的硅鳍。 由于器件隔离膜由HDP氧化物形成，所以在形成硅引脚期间抑制了凹陷的产生。

公开(公告)号：KR1020060054820A

公开(公告)日：2006-05-23

申请号：KR1020040093648

申请日：2004-11-16

Applicant: 삼성전자주식회사

Inventor： 차용원 ,  백은경 ,  나규태

IPC: H01L31/10

CPC classification number: H01L27/1462 ,  H01L27/14609 ,  H01L27/14623 ,  H01L27/14636 ,  H01L27/14643

Abstract: 여기에 개시되는 발명은 수광소자를 포함하는 반도체 소자 및 그 형성 방법에 관한 것으로서, 상기 수광소자는 수광소자 사이의 차광영역에 형성되는 배선의 상부 또는 하부에 가시광선 흡수 패턴을 포함하기 때문에 사광입자가 인접한 수광소자로 도달하는 것이 방지된다.
수광소자, 이미지 소자, 이미지 센서, 포토다이오드