公开(公告)号：KR100672943B1

公开(公告)日：2007-01-24

申请号：KR1020040093648

申请日：2004-11-16

Applicant: 삼성전자주식회사

Inventor： 차용원 ,  백은경 ,  나규태

IPC: H01L31/10

CPC classification number: H01L27/1462 ,  H01L27/14609 ,  H01L27/14623 ,  H01L27/14636 ,  H01L27/14643

Abstract: 여기에 개시되는 발명은 수광소자를 포함하는 반도체 소자 및 그 형성 방법에 관한 것으로서, 상기 수광소자는 수광소자 사이의 차광영역에 형성되는 배선의 상부 또는 하부에 가시광선 흡수 패턴을 포함하기 때문에 사광입자가 인접한 수광소자로 도달하는 것이 방지된다.
수광소자, 이미지 소자, 이미지 센서, 포토다이오드

公开(公告)号：KR1020070000608A

公开(公告)日：2007-01-03

申请号：KR1020050056091

申请日：2005-06-28

Applicant: 삼성전자주식회사

Inventor： 김문준 ,  나규태 ,  백은경 ,  차용원 ,  최용순 ,  김홍근

IPC: H01L21/76

Abstract: A method of forming an isolation layer of a semiconductor device is provided to improve characteristics of the isolation layer by burying sufficiently the trench without generating voids and seams. A hard mask pattern is formed on a substrate(100). A first trench is formed by etching the exposed substrate. A first oxide layer having a seam formed on a center thereof is formed on a surface of the first trench. A second oxide layer is formed on the first oxide layer in order to bury the seam. A second trench is formed by removing upper part of the first and second oxide layers. A third oxide layer is formed to bury the second trench. The hard mask pattern is removed. An isolation layer higher than a surface of the substrate is formed by removing partially the third oxide layer, the second oxide layer, and the first oxide layer.

Abstract translation: 提供了形成半导体器件的隔离层的方法，以通过充分地埋入沟槽而不产生空隙和接缝来改善隔离层的特性。 在基板（100）上形成硬掩模图案。 通过蚀刻暴露的衬底形成第一沟槽。 在第一沟槽的表面上形成有在其中心形成有接缝的第一氧化物层。 在第一氧化物层上形成第二氧化物层以便掩埋接缝。 通过去除第一和第二氧化物层的上部来形成第二沟槽。 形成第三氧化物层以埋置第二沟槽。 去除硬掩模图案。 通过部分去除第三氧化物层，第二氧化物层和第一氧化物层，形成高于衬底表面的隔离层。

公开(公告)号：KR1020060088775A

公开(公告)日：2006-08-07

申请号：KR1020050009734

申请日：2005-02-02

Applicant: 삼성전자주식회사

Inventor： 변경문 ,  이주범 ,  김도형 ,  차용원

IPC: H01L21/31

CPC classification number: H01L21/28158 ,  H01L21/02274 ,  H01L21/324

Abstract: 반도체 장치의 제조에서 매립 특성이 우수한 층간절연막을 형성하는 방법에서는, 먼저 하부 구조물을 갖는 기판 상에 리세스 영역을 갖도록 패터닝된 금속 배선을 형성한다. 이어서, 300 내지 400℃의 온도에서 SiH
4 , O
2 , PH
3 및 H
2 가스를 제공하는 고밀도 플라즈마 화학기상증착을 수행하여 상기 금속 배선의 리세스 영역을 충분하게 매립시키는 층간절연막을 형성한다. 이로써, 하부에 형성된 게이트 절연막의 전기적인 특성 열화를 줄일 수 있다. 또한, 상기 금속 배선 사이의 리세스 영역을 충분하게 매립한다. 따라서, 본 발명에 의하면 반도체 장치의 신뢰도 및 응답 속도를 향상시키며 수율 향상을 기대할 수 있다.

公开(公告)号：KR1020060054820A

公开(公告)日：2006-05-23

申请号：KR1020040093648

申请日：2004-11-16

Applicant: 삼성전자주식회사

Inventor： 차용원 ,  백은경 ,  나규태

IPC: H01L31/10

CPC classification number: H01L27/1462 ,  H01L27/14609 ,  H01L27/14623 ,  H01L27/14636 ,  H01L27/14643

Abstract: 여기에 개시되는 발명은 수광소자를 포함하는 반도체 소자 및 그 형성 방법에 관한 것으로서, 상기 수광소자는 수광소자 사이의 차광영역에 형성되는 배선의 상부 또는 하부에 가시광선 흡수 패턴을 포함하기 때문에 사광입자가 인접한 수광소자로 도달하는 것이 방지된다.
수광소자, 이미지 소자, 이미지 센서, 포토다이오드

公开(公告)号：KR1020050097398A

公开(公告)日：2005-10-07

申请号：KR1020040023183

申请日：2004-04-03

Applicant: 삼성전자주식회사

Inventor： 김홍근 ,  나규태 ,  홍은기 ,  차용원

IPC: H01L21/8242

CPC classification number: H01L27/11517 ,  H01L21/76224 ,  H01L29/66825 ,  H01L29/788

Abstract: 플래시 메모리의 부유 게이트 형성방법을 제공한다. 본 발명에서는, 기판 위에 패드 산화막과 패드 질화막을 증착하여 패터닝한 다음, 이들을 식각 마스크로 이용하여 기판 안으로 트렌치들을 형성한다. 트렌치들을 채우는 절연막을 증착한 다음 평탄화시켜 소자분리막들을 형성하고 난 후, 패드 질화막을 제거하여 소자분리막들의 상부를 기판 표면으로부터 돌출시킨다. 돌출된 소자분리막 측벽이 기판에 수직이 되도록 스퍼터링을 실시하여 소자분리막들의 프로파일을 조절한 다음, 패드 산화막을 제거한다. 소자분리막들 사이의 기판 상에 게이트 절연막을 형성한 후, 소자분리막들 사이를 채우는 폴리실리콘을 증착한 다음 평탄화시켜 소자분리막들 사이에 자기 정렬된 부유 게이트를 형성한다.

公开(公告)号：KR1020080010823A

公开(公告)日：2008-01-31

申请号：KR1020060071388

申请日：2006-07-28

Applicant: 삼성전자주식회사

Inventor： 변경문 ,  차용원 ,  이보영 ,  서동철

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/768

CPC classification number: H01L21/7682 ,  H01L21/02274 ,  H01L21/76837

Abstract: An interconnection structure having an air-gap in a semiconductor device and a method of manufacturing the same are provided to remove a pointed portion of an insulating structure confining the air-gap at the time of forming the air-gap between the interconnection structures, thereby simultaneously improving mechanical and electrical characteristics. An interconnection structure having an air-gap in a semiconductor device includes conductive film patterns(110) and an insulating structure(150). The conductive film patterns have a plurality of lines. The conductive film patterns are buried in the insulating structure. The air-gap having a rounded upper portion is formed in the insulating structure of a part positioned between the conductive film patterns. The conductive film patterns are formed on a semiconductor substrate(100) such as a silicon wafer or an SOI(Silicon On Insulator). An interlayer insulating film having a flat top surface is interposed between the semiconductor substrate and the conductive film patterns. Opening portions(115) are formed between the conductive film patterns adjacent to each other at a predetermined interval.

Abstract translation: 提供了一种在半导体器件中具有气隙的互连结构及其制造方法，以在形成互连结构之间的气隙时去除限制空隙的绝缘结构的尖端部分，由此 同时提高机械和电气特性。 在半导体器件中具有气隙的互连结构包括导电膜图案（110）和绝缘结构（150）。 导电膜图案具有多条线。 导电膜图案埋在绝缘结构中。 具有圆形上部的气隙形成在位于导电膜图案之间的部分的绝缘结构中。 导电膜图案形成在诸如硅晶片或SOI（绝缘体上硅）的半导体衬底（100）上。 在半导体衬底和导电膜图案之间插入具有平坦顶表面的层间绝缘膜。 在预定间隔彼此相邻的导电膜图案之间形成开口部（115）。

公开(公告)号：KR1020070074823A

公开(公告)日：2007-07-18

申请号：KR1020060002839

申请日：2006-01-10

Applicant: 삼성전자주식회사

Inventor： 차용원 ,  김성태 ,  서동철 ,  배대록

IPC: H01L29/786

CPC classification number: H01L23/34 ,  H01L21/76254 ,  H01L21/84 ,  H01L27/1266

Abstract: A method for fabricating a semiconductor device with a 3-D structure is provided to prevent deterioration of a low discrete device even in a high-temperature treatment by transferring the heat of the high-temperature treatment to a semiconductor substrate through a thermal conductive plug. A lower discrete device is formed in a first semiconductor substrate(11). The lower discrete device and the first semiconductor substrate are covered with an insulation layer(13). A thermal conductive plug comes in contact with the first semiconductor substrate, penetrating the insulation layer(15). Impurity ions are implanted into a second semiconductor substrate to form a damage layer that defines a surface layer and a bulk layer of the second semiconductor substrate(17). The insulation layer and the thermal conductive plug are bonded to the surface layer(21). The bulk layer is delaminated from the bonded surface layer to expose the surface layer(23). The exposed surface layer is cured to form a single crystalline semiconductor layer. The lower discrete device can includes a bulk transistor formed by using the first semiconductor substrate as a body layer.

Abstract translation: 提供了一种制造具有3-D结构的半导体器件的方法，以防止即使在高温处理中通过导热插头将高温处理的热量转移到半导体衬底也可降低低分立器件。 下部分立器件形成在第一半导体衬底（11）中。 下分立器件和第一半导体衬底被绝缘层（13）覆盖。 导热插头与第一半导体衬底接触，穿透绝缘层（15）。 将杂质离子注入到第二半导体衬底中以形成限定第二半导体衬底（17）的表面层和体层的损伤层。 绝缘层和导热插塞接合到表面层（21）上。 本体层从接合表面层分层以露出表面层（23）。 暴露的表面层被固化以形成单晶半导体层。 下分立器件可以包括通过使用第一半导体衬底作为体层形成的体晶体管。

公开(公告)号：KR1020060029498A

公开(公告)日：2006-04-06

申请号：KR1020040078477

申请日：2004-10-01

Applicant: 삼성전자주식회사

Inventor： 차용원 ,  나규태 ,  홍은기

IPC: H01L21/76

CPC classification number: H01L21/76229 ,  H01L21/02126 ,  H01L21/02274 ,  H01L21/3086

Abstract: 반도체소자의 트렌치 소자분리 방법 및 그에 의해 제조된 트렌치 소자분리 구조를 제공한다. 이 방법은 반도체기판 상에 하드 마스크막 패턴을 형성하는 것을 포함한다. 상기 하드 마스크막 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 상기 반도체기판 내에 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭 보다 넓은 제2 폭을 갖는 제2 트렌치를 형성한다. 상기 트렌치들을 갖는 상기 반도체기판 상에 적어도 상기 제1 트렌치를 채우는 제1 절연막을 형성한다. 상기 제2 트렌치 내에 형성된 상기 제1 절연막을 선택적으로 제거하여 상기 제1 트렌치를 채우도록 잔존하는 제1 절연막 패턴을 형성한다. 상기 제1 절연막 패턴을 갖는 상기 반도체기판 상에 적어도 상기 제2 트렌치를 채우는 제2 절연막을 형성한다. 상기 하드 마스크막 패턴이 노출되도록 상기 제2 절연막 및 상기 제1 절연막 패턴을 평탄화시킨다.
트렌치 소자분리, 소자분리막, 오존-TEOS 산화막, HDP-CVD 산화막

公开(公告)号：KR100536604B1

公开(公告)日：2005-12-14

申请号：KR1020030056637

申请日：2003-08-14

Applicant: 삼성전자주식회사

Inventor： 차용원 ,  나규태

IPC: C23C14/32

CPC classification number: H01L21/76837 ,  C23C16/045 ,  H01L21/02164 ,  H01L21/02274 ,  H01L21/31612 ,  H01L21/76227

Abstract: 고밀도 플라즈마 증착법을 이용한 갭필 방법을 제공한다. 이 방법에 따르면 갭을 포함하는 기판의 상부에 산소(O
2 ) 및 시레인(SiH
4 )을 포함하는 반응가스를 이용하여 제1 고밀도 플라즈마 산화막을 증착한다. 제1 고밀도 플라즈마 산화막을 NF
3 를 포함하는 식각가스를 이용하여 소정 두께만큼 식각하고, 산소(O
2 ), 시레인(SiH
4 ) 및 불화질소(NF
3 )를 반응가스로 이용하여 제1 고밀도 플라즈마 산화막 상부에 제2 고밀도 플라즈마 산화막을 증착한다.

公开(公告)号：KR1020090093074A

公开(公告)日：2009-09-02

申请号：KR1020080018392

申请日：2008-02-28

Applicant: 삼성전자주식회사

Inventor： 최승우 ,  배대록 ,  이종욱 ,  차용원 ,  강필규 ,  김중호

IPC: H01L21/20

CPC classification number: H01L21/76254

Abstract: A method of manufacturing the SOI wafer to provide the donor wafer is provided to prevent particles from being generated by cleaving in the peripheral part of the donor wafer. The peripheral part of the one side of the donor wafer(100) is recessed to form the stepped height. The hydrogen ion-implanted layer(120) is formed inside the donor wafer. The insulating layer(210) is formed on the donor wafer. One side of the donor wafer and the handle wafer(300) are bonded each other to form the bonded wafer. The bonded wafer is heat-treated to separte the bonded wafer along the hydrogen-ion-implanted layer. In the donor wafer, the SOI layer is formed in the upper region of the hydrogen-ion-implanted layer.

Abstract translation: 提供制造SOI晶片以提供施主晶片的方法，以防止在施主晶片的周边部分中裂开产生颗粒。 供体晶片（100）的一侧的周边部分被凹入以形成台阶高度。 氢离子注入层（120）形成在施主晶片的内部。 绝缘层（210）形成在施主晶片上。 施主晶片和处理晶片（300）的一侧彼此结合以形成接合晶片。 接合的晶片被热处理以沿着氢离子注入层分离接合晶片。 在施主晶片中，SOI层形成在氢离子注入层的上部区域中。