公开(公告)号：KR100694660B1

公开(公告)日：2007-03-13

申请号：KR1020060021581

申请日：2006-03-08

Applicant: 삼성전자주식회사

Inventor： 이진욱 ,  류창우 ,  박태서 ,  정우인 ,  신유균

IPC: H01L21/335

Abstract: A transistor is provided to prevent defects such as a crack in a barrier film pattern that is formed on a first adhesive film pattern and includes tungsten nitride, by effectively controlling a reaction of tungsten including the first adhesive film pattern and silicon included in a conductive layer pattern. A channel region is formed between first and second source/drain regions. An insulation layer pattern is formed on the channel region. A first conductive layer pattern is formed on the insulation layer pattern, including polysilicon doped with boron cluster ions and having a surface in which silicon boride is accumulated. A second conductive layer pattern is formed on the first conductive pattern, including tungsten. The surface of the first conductive layer pattern includes silicon boride of first density, and the rest of the first conductive layer pattern includes silicon boride of second density substantially lower than that first density.

Abstract translation: 通过有效地控制包括第一粘合剂膜图案的钨与包含在导电层中的硅的反应，设置晶体管以防止形成在第一粘合剂膜图案上并且包括氮化钨的阻挡膜图案中的裂纹等缺陷 模式。 沟道区域形成在第一和第二源极/漏极区域之间。 在沟道区域上形成绝缘层图案。 第一导电层图案形成在绝缘层图案上，包括掺杂有硼簇离子并具有其中堆积硅化硼的表面的多晶硅。 在第一导电图案上形成包括钨的第二导电层图案。 第一导电层图案的表面包括第一密度的硼化硅，并且第一导电层图案的其余部分包括第二密度的硼化硅，该第二密度大大低于第一密度。

公开(公告)号：KR100683854B1

公开(公告)日：2007-02-15

申请号：KR1020050082745

申请日：2005-09-06

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  신유균 ,  박태서 ,  류창우 ,  유종렬 ,  송영창

IPC: H01L21/8247 ,  H01L27/115

公开(公告)号：KR1020060096835A

公开(公告)日：2006-09-13

申请号：KR1020050018084

申请日：2005-03-04

Applicant: 삼성전자주식회사

Inventor： 홍수진 ,  신유균 ,  류창우 ,  유종렬 ,  허진화

IPC: H01L21/335

Abstract: 반도체 장치 및 그 제조 방법에서, NMOS 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상부에 위치하고, 플라즈마 도핑에 의해 5족 원소를 포함하는 불순물이 도핑된 폴리 실리콘막을 포함하고, PMOS 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상부에 위치하고, 플라즈마 도핑에 의해 3족 원소를 포함하는 불순물이 도핑된 폴리 실리콘막을 포함한다. 따라서, NMOS 영역을 갖는 반도체 기판 상부에 폴리 실리콘막을 형성한 후, 플라즈마 도핑을 수행하여 상기 폴리 실리콘막에 5족 원소를 포함하는 불순물을 도핑하고, PMOS 영역을 갖는 반도체 기판 상부에 폴리 실리콘막을 형성한 후, 플라즈마 도핑을 수행하여 상기 폴리 실리콘막에 3족 원소를 포함하는 불순물을 도핑한다.

公开(公告)号：KR100699879B1

公开(公告)日：2007-03-28

申请号：KR1020050111992

申请日：2005-11-22

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  신유균 ,  박태서 ,  류창우 ,  홍수진

IPC: H01L21/335

Abstract: A method for fabricating a MOS transistor is provided to suppress generation of a depletion layer around a gate insulating layer by performing a plasma doping process for doping a gate electrode layer within a gate stack. A gate stack(350) including a gate insulating layer(200), a gate electrode layer(300a), and a capping layer(500) is formed on a semiconductor substrate(100). A doping process is performed only in a lateral direction of the gate electrode layer by plasma using a gas containing impurities. The gate electrode layer is formed with a polysilicon layer or an amorphous silicon layer. The gate electrode layer is formed with a doped or an undoped electrode layer.

Abstract translation: 提供一种用于制造MOS晶体管的方法，以通过执行用于在栅堆叠内掺杂栅电极层的等离子体掺杂工艺来抑制栅极绝缘层周围的耗尽层的产生。 在半导体衬底（100）上形成包括栅极绝缘层（200），栅电极层（300a）和覆盖层（500）的栅叠层（350）。 通过使用含有杂质的气体的等离子体，仅在栅电极层的横向上进行掺杂工艺。 栅电极层由多晶硅层或非晶硅层形成。 栅电极层由掺杂或未掺杂的电极层形成。

公开(公告)号：KR101172853B1

公开(公告)日：2012-08-10

申请号：KR1020050066891

申请日：2005-07-22

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  류창우 ,  신유균 ,  박태서 ,  이진욱

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/66803

Abstract: 반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판에 반도체로 형성된 3차원 구조체를 형성하는 단계, 및 제1 및 제2 소스 가스를 사용하는 플라즈마 도핑 공정을 수행하여 3차원 구조체를 등방적으로 도핑하는 단계를 포함한다. 제1 소스 가스는 n형 또는 p형 불순물 원소들을 포함하고, 제2 소스 가스는 도핑 영역의 전기적 특성에 무관한 희석 원소를 포함한다.

公开(公告)号：KR1020070031481A

公开(公告)日：2007-03-20

申请号：KR1020050085592

申请日：2005-09-14

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  신유균 ,  박태서 ,  류창우 ,  홍수진 ,  부경호

IPC: H01L21/336

Abstract: 게이트 재산화공정전에 질소플라즈마 도핑을 실시하여 게이트 금속막의 산화를 억제시킬 수 있는 반도체 장치의 게이트 형성방법을 개시한다. 반도체 장치의 게이트 형성방법은 반도체 기판상에 폴리실리콘막 및 금속막을 증착하는 단계를 포함한다. 상기 금속막 및 폴리실리콘막을 패터닝하여 게이트를 형성한다. 질소 플라즈마 도핑을 실시하여 상기 게이트의 금속막의 측면을 질화처리한다. 상기 게이트의 폴리실리콘막을 재산화시켜 준다. 상기 질소 플라즈마 도핑은 글로우방전 플라즈마, RF 플라즈마 및 마이크로 웨이브 플라즈마로부터 선택되는 플라즈마를 사용하며, 질소의 농도는 1x10
12 ions/㎠ 내지 1x10
17 ions/㎠ 이다. 상기 금속막은 WSix/TiN/W, TiN/W, WSix, WSix/WN/W, WN/W, WSix/TaN/W, TaN/W, CoSi2 및 NiSi 로부터 선택된다.

公开(公告)号：KR1020070058804A

公开(公告)日：2007-06-11

申请号：KR1020050117534

申请日：2005-12-05

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  신유균 ,  박태서 ,  류창우 ,  홍수진

IPC: H01L21/336

Abstract: A method for forming a semiconductor device is provided to uniformly dope the channel and source/drain region of a fin having a three-dimensional structure by performing an isotropic doping process instead of a conventional ion implantation process. A three-dimensional structure made of a semiconductor is formed on a semiconductor substrate. A plasma doping process using first and second sources gases is performed to isotropically dope the three-dimensional structure wherein the first source gas includes p-type impurity elements and the second source gas includes dilution elements having no relation with the electrical characteristic of a doping region(S170). The process for forming the three-dimensional structure includes the following step. A pin protrudes upward from the semiconductor substrate, including a channel region and made of the three-dimensional structure.

Abstract translation: 提供一种用于形成半导体器件的方法，通过执行各向同性掺杂工艺来代替传统的离子注入工艺来均匀地掺杂具有三维结构的鳍片的沟道和源极/漏极区域。 在半导体基板上形成由半导体构成的三维结构。 进行使用第一和第二源气体的等离子体掺杂工艺以各向同性地掺杂三维结构，其中第一源气体包括p型杂质元素，第二源气体包括与掺杂区域的电特性无关的稀释元件 （S170）。 形成三维结构的方法包括以下步骤。 引脚从半导体基板向上突出，包括沟道区域并由三维结构构成。

公开(公告)号：KR1020070012069A

公开(公告)日：2007-01-25

申请号：KR1020050066891

申请日：2005-07-22

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  류창우 ,  신유균 ,  박태서 ,  이진욱

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/66803 ,  H01L29/1037

Abstract: A method for forming a semiconductor device is provided to uniformly distribute impurity elements in a three-dimensional structure like a channel region or a source drain region by isotropically doping the three-dimensional structure by a plasma doping process using first source gas including n-type or p-type impurity element and second source gas including dilution elements unrelated to an electrical characteristic of a doping region. A three-dimensional structure of a semiconductor is formed on a semiconductor substrate. A plasma doping process is performed to isotropically dope the three-dimensional structure, using first source gas including n-type or p-type impurity element and second source gas including dilution elements unrelated to an electrical characteristic of a doping region(S170). The process for forming the three-dimensional structure includes a process for forming a pin protruding upward from the semiconductor substrate wherein the pin includes a channel region and is the three-dimensional structure.

Abstract translation: 提供一种用于形成半导体器件的方法，通过使用包括n型的第一源气体通过等离子体掺杂工艺通过各向同性地掺杂三维结构来均匀地分布诸如沟道区或源漏区的三维结构中的杂质元素 或p型杂质元素和包括与掺杂区域的电特性无关的稀释元素的第二源气体。 在半导体衬底上形成半导体的三维结构。 使用包括n型或p型杂质元素的第一源气体和包括与掺杂区域的电特性无关的稀释元件的第二源气体，进行等离子体掺杂工艺以各向同性地掺杂三维结构（S170）。 形成三维结构的方法包括形成从半导体衬底向上突出的销的工艺，其中该销包括沟道区并且是三维结构。

公开(公告)号：KR1020060076011A

公开(公告)日：2006-07-04

申请号：KR1020040115406

申请日：2004-12-29

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  신유균 ,  류창우 ,  홍수진 ,  연국현 ,  이진욱

IPC: H01L21/336

CPC classification number: H01L29/78 ,  H01L21/26506 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/6659 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7833 ,  H01L29/7881

Abstract: 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판 상에 배치된 게이트 패턴, 게이트 패턴의 양측벽에 배치된 게이트 스페이서, 및 게이트 스페이서 아래의 반도체 기판 내에 배치된 고정 전하층을 포함한다. 고정 전하층은 고정 전하를 생성시키는 원소들이 주입되어 있다. 고정 전하층에 의해 유도된 캐리어들이 축적된 층이 고정 전하층 아래에 배치된다. 원소들은 열에 의해 상기 반도체 기판의 내부로부터 반도체 기판의 표면으로 편석(segregation)되는 특성을 갖는다.