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公开(公告)号：KR20210030773A
公开(公告)日：2021-03-18
申请号：KR1020190112367A
申请日：2019-09-10
Applicant: 삼성전자주식회사
IPC: G02F1/1345
CPC classification number: H01L23/49838 , G02F1/1345 , H01L22/32 , H01L23/4985 , H01L24/32 , H05K1/147 , H01L2224/32227 , H01L2924/1426
Abstract: 본 발명의 기술적 사상에 따른 칩 온 필름 패키지는, 대향하는 상면과 하면을 가지고 절단 라인으로 구획된 회로 영역을 가지는 베이스 필름, 상면의 회로 영역에 실장되는 소스 구동 칩 및 게이트 구동 칩, 상면에 형성되는 제1 도전 라인, 하면에 형성되는 제2 도전 라인, 및 제1 및 제2 도전 라인을 연결하는 도전 비아, 상면의 회로 영역에 형성되고 소스 구동 칩과 연결되는 제1 열 본딩 패드, 상면의 회로 영역에 형성되고 소스 구동 칩 및 게이트 구동 칩과 연결되는 제2 열 본딩 패드, 및 상면의 회로 영역의 외부에 형성되고 제1 및 제2 도전 라인 및 도전 비아와 연결되는 테스트 패드를 포함한다.
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公开(公告)号：KR1020100004790A
公开(公告)日：2010-01-13
申请号：KR1020080065140
申请日：2008-07-04
Applicant: 삼성전자주식회사
CPC classification number: H01L23/544 , H01L23/498 , H01L24/81 , H01L2223/5442 , H01L2223/54426 , H01L2223/54473 , H01L2223/5448 , H01L2224/81121 , H01L2224/81801 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01082
Abstract: PURPOSE: A semiconductor package is provided to perform a routing wiring efficiently by using a chip align mark instead of a dummy bump. CONSTITUTION: A semiconductor package comprises a substrate(210) and a semiconductor chip(110) which is arranged on the substrate. The chip align mark(150) is formed on the one-side of the semiconductor chip. A wiring pattern is formed on the one-side of the substrate. The chip align mark is bonded with the wiring pattern. The bump(120a) and the routing wiring are formed on the one-side of the semiconductor chip. The routing wiring is electrically connected to the bump. The routing wiring is extended to the center of the semiconductor chip. The chip align mark is not arranged between the center of the semiconductor chip and the bump. The chip align mark is arranged on an outer corner of the semiconductor chip.
Abstract translation: 目的：提供半导体封装以通过使用芯片对准标记而不是虚设凸起来有效地执行布线布线。 构成：半导体封装包括衬底（210）和布置在衬底上的半导体芯片（110）。 芯片对准标记（150）形成在半导体芯片的一侧。 在基板的一侧上形成布线图案。 芯片对准标记与布线图案结合。 凸块（120a）和布线布线形成在半导体芯片的一侧。 路由布线电连接到凸块。 布线布线延伸到半导体芯片的中心。 芯片对准标记不配置在半导体芯片的中心和凸点之间。 芯片对准标记布置在半导体芯片的外角上。
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公开(公告)号：KR1020070019358A
公开(公告)日：2007-02-15
申请号：KR1020050074257
申请日：2005-08-12
Applicant: 삼성전자주식회사
Inventor： 정예정
IPC: H01L23/50
CPC classification number: H05K1/028 , G02F1/13452 , H05K3/361 , H05K2201/056 , H05K2201/09063 , H05K2201/10681
Abstract: 본 발명은 구멍이 형성된 테이프 배선기판과, 그를 이용한 테이프 패키지 및 평판 표시 장치에 관한 것으로, 패널의 모서리에 근접하게 테이프 패키지를 굴곡시키는 과정에서 테이프 배선기판이 꺾여 배선 패턴이 손상되고, 평판 표시 장치가 제조된 이후에 진행되는 신뢰성 검사 등에서 손상된 배선 패턴에 크랙이 발생되거나 단선되는 불량이 발생된다. 특히 패널의 모서리에 인접한 배선 패턴 부분이 외부로 노출되어 있는 경우, 스트레스가 더욱 집중되기 때문에 배선 패턴이 심하게 손상된다.
이와 같은 문제점을 해결하기 위해서, 본 발명은 굴곡이 이루어지는 테이프 배선기판의 굴곡부에 스트레스 분산용 구멍들이 불연속적으로 형성된 테이프 배선기판과, 그를 이용한 테이프 패키지 및 평판 표시 장치를 제공한다.
따라서 패널의 모서리를 따라서 테이프 패키지를 굴곡시킬 때, 굴곡부에 과도한 굴곡이 이루어지더라도 굴곡부에 형성된 구멍들이 스트레스를 분산시킴으로써, 굴곡부의 꺾임이 발생되는 것을 억제하여 굴곡부 안쪽의 패널에 인접하여 위치하는 배선 패턴이 손상되는 것을 억제할 수 있다.
테이프 패키지(tape package), 칩 온 필름(Chip On Film; COF), 테이프 캐리 어 패키지(Tape Carrier Package; TCP), 굴곡(bent), 꺾임, 크랙(creak), 단선(short)-
公开(公告)号：KR100524088B1
公开(公告)日：2005-10-27
申请号：KR1020030031400
申请日：2003-05-17
Applicant: 삼성전자주식회사
IPC: H01L21/60
Abstract: 본 발명은 반도체 패키지(semiconductor package)용 필름(film)에 관한 것으로, 회로 배선이 형성되는 주 영역(main area) 및 그 주 영역의 폭 방향 양측에 위치하며 다수의 제 1 스프라켓 홀(the 1st sprocket hole)들이 형성되는 가장자리 영역(marginal area)을 구비한 베이스 필름(base film)과, 베이스 필름의 가장자리 영역에 회로 배선과 상이한 물질로 형성된 보강 필름(reinforcement film)을 포함하는 것을 특징으로 한다. 이러한 본 발명에 따른 보강 필름을 구비한 반도체 패키지용 필름의 구조 및 그 제조 방법에 의하면, 가장자리 영역에 대해 종래의 보강 금속 패턴(reinforcement metal pattern) 대신 합성 수지 계열의 보강 필름을 부착하도록 구성함으로써, 인장력 보강 효과를 더욱 향상시킬 수 있을 뿐만 아니라, 필름 제조 과정에서 버려지는 베이스 필름의 손실을 방지하고 나아가 반도체 패키지용 필름의 제조 수율을 향상시킬 수 있는 등의 효과를 얻을 수 있다.
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公开(公告)号：KR1020040100526A
公开(公告)日：2004-12-02
申请号：KR1020030032920
申请日：2003-05-23
Applicant: 삼성전자주식회사
Inventor： 정예정
IPC: H01L23/498
Abstract: PURPOSE: A film for a semiconductor package is provided to prevent circuit wiring from being cut, to restrain the degradation of connection intensity due to a valley pattern part and to improve the yield by forming the circuit wiring within a user area. CONSTITUTION: A film(200) includes a base film and circuit wiring. The base film(210) includes a main area(220) for mounting a semiconductor device and a marginal area(230) with a plurality of sprocket holes(232). The main area includes a user area(222). The circuit wiring(240) is formed within the user area and electrically connected with the semiconductor device.
Abstract translation: 目的：提供一种用于半导体封装的膜以防止电路布线被切割，以抑制由于谷纹图案部分引起的连接强度的劣化，并且通过在用户区域内形成电路布线来提高产量。 构成：膜（200）包括基膜和电路布线。 基膜（210）包括用于安装半导体器件的主区域（220）和具有多个链轮孔（232）的边缘区域（230）。 主区域包括用户区域（222）。 电路布线（240）形成在用户区域内并与半导体器件电连接。
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Patent Agency Ranking6.发明授权
公开(公告)号：KR100403621B1
公开(公告)日：2003-10-30
申请号：KR1020010016871
申请日：2001-03-30
Applicant: 삼성전자주식회사
IPC: H01L23/544
CPC classification number: H05K1/0268 , G01R31/2818 , G09G3/006 , H01L22/20 , H01L22/32 , H01L23/5387 , H01L2924/0002 , H01L2924/014 , H05K1/0293 , H05K1/11 , H05K1/189 , H05K2201/0305 , H05K2201/09381 , H05K2203/173 , H01L2924/00
Abstract: A chip on film (COF) package comprising a test pad for testing the electrical function of a semiconductor chip and a method for manufacturing same are provided. The COF package comprises a semiconductor chip mounted on a base film, a signal-input portion for receiving data and control signals and transmitting the data and control signals to the semiconductor chip, a plurality of passive elements connected to terminals of the semiconductor chip, and a plurality of test pads for testing one or more terminals of the semiconductor chip that are not connected to the signal-input portion. The test pads of the COF package are capable of testing a plurality of internal terminals which are integrated into one terminal and do not connected to the signal-input portion, thereby easily testing the electrical function of the chip.
Abstract translation: 提供了包括用于测试半导体芯片的电功能的测试焊盘的芯片上封装（COF）封装及其制造方法。 COF封装包括安装在基膜上的半导体芯片，用于接收数据和控制信号并将数据和控制信号传输到半导体芯片的信号输入部分，连接到半导体芯片的端子的多个无源元件，以及 多个测试焊盘，用于测试没有连接到信号输入部分的半导体芯片的一个或多个端子。 COF封装的测试焊盘能够测试集成到一个端子中并且不连接到信号输入部分的多个内部端子，从而容易地测试芯片的电功能。
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公开(公告)号：KR101539402B1
公开(公告)日：2015-07-27
申请号：KR1020080104112
申请日：2008-10-23
Applicant: 삼성전자주식회사
CPC classification number: H01L23/50 , H01L23/49838 , H01L2224/05571 , H01L2224/05573 , H01L2224/16225 , H01L2224/16227 , H01L2224/32225 , H01L2224/73204 , H01L2924/00014 , H01L2924/00 , H01L2224/05599
Abstract: 본발명은반도체패키지를제공한다. 이패키지는제 1 도전리드및 제 1 도전리드에비해길이가연장된제 2 도전리드를포함하는배선기판및 신호를제공받는제 1 셀영역, 신호와동일한신호를제공받는제 2 셀영역, 제 1 셀영역과전기적으로연결하는제 1 도전패드, 제 2 셀영역과전기적으로연결하는제 2 도전패드를포함하되, 배선기판상에실장되고제 2 도전리드상에제 1 및제 2 도전패드들을배치하는반도체칩을포함한다.
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公开(公告)号：KR101535223B1
公开(公告)日：2015-07-09
申请号：KR1020080080559
申请日：2008-08-18
Applicant: 삼성전자주식회사
CPC classification number: H05K1/0216 , H01L23/4985 , H01L24/17 , H01L2224/0554 , H01L2224/0557 , H01L2224/05571 , H01L2224/05573 , H01L2224/056 , H01L2224/16225 , H01L2224/32225 , H01L2224/73204 , H01L2924/00014 , H01L2924/14 , H01L2924/181 , H01L2924/351 , H05K1/114 , H05K1/189 , H05K2201/093 , H05K2201/09318 , H05K2201/09663 , H05K2201/09772 , H05K2201/09781 , H05K2201/10674 , H01L2924/00 , H01L2224/05599 , H01L2224/0555 , H01L2224/0556
Abstract: 본발명은절연성필름기판을이용한테이프배선기판, 칩-온-필름패키지및 장치어셈블리에관한것이다. 본발명의일 실시예에따른칩-온-필름패키지는, 하나이상의칩 실장영역을갖는제 1 주면및 제 2 주면을가지며, 상기제 1 주면과상기제 2 주면사이를관통하는하나이상의비아를포함하는절연성필름기판; 상기제 1 주면상에제공되는복수의제 1 금속패턴층들및 상기제 2 주면상에제공되고상기비아에의해상기복수의제 1 금속패턴층들중 적어도어느하나에전기적으로연결되는하나이상의제 2 금속패턴층; 및상기칩 실장영역에실장되고, 저면상에복수의전극패드들이형성된주변부를포함할수 있다. 상기복수의전극패드들은도전성범프에의해상기복수의제 1 금속패턴층들중 적어도어느하나에각각본딩된다.
Abstract translation: 示例性实施例涉及一种带状布线基板，其包括具有包括芯片安装区域的上表面的膜，所述芯片安装区域还包括内部区域和周边区域，所述膜还包括下表面，以及穿透所述膜的通孔， 所述通孔位于所述内部区域中，所述膜的上表面上的上金属层连接到半导体芯片的电极凸块，并且在所述膜的下表面上的下金属层。 示例性实施例涉及一种带状布线基板，其包括具有包括芯片安装区域，下表面和通孔的通孔的上表面的膜，在膜的上表面上的上金属层，并连接到膜的电极凸块 半导体芯片以及下部金属层，通孔位于芯片安装区域的外侧。 示例性实施例涉及包括带布线基板的封装。
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公开(公告)号：KR101486423B1
公开(公告)日：2015-01-27
申请号：KR1020080065140
申请日：2008-07-04
Applicant: 삼성전자주식회사
CPC classification number: H01L23/544 , H01L23/498 , H01L24/81 , H01L2223/5442 , H01L2223/54426 , H01L2223/54473 , H01L2223/5448 , H01L2224/81121 , H01L2224/81801 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01082
Abstract: 반도체 칩의 단면적을 줄일 수 있는 반도체 패키지가 제공된다. 상기 반도체 패키지에 따르면, 기판; 및 상기 기판 상에 배치된 반도체 칩;을 포함한다. 상기 반도체 칩은 그 일면 상에 칩 얼라인 마크(chip alignment mark)가 형성되고, 상기 기판은 그 일면 상에 배선패턴이 형성되며, 상기 칩 얼라인 마크는 상기 배선패턴과 본딩(bonding)된다.
칩 얼라인 마크, 기판 얼라인 마크, 더미 배선패턴, 라우팅 배선, 범프-
公开(公告)号：KR101457335B1
公开(公告)日：2014-11-04
申请号：KR1020080006355
申请日：2008-01-21
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H05K1/0277 , H01L23/49838 , H01L23/4985 , H01L24/50 , H01L2924/14 , H01L2924/181 , H05K1/111 , H05K1/189 , H05K2201/097 , H05K2201/09709 , H05K2201/10128 , H05K2201/10674 , Y02P70/611 , H01L2924/00
Abstract: 반도체 칩을 실장하기 위한 배선기판은 베이스 필름, 다수개의 제1 배선들 및 다수개의 제2 배선들을 포함한다. 상기 베이스 필름은 반도체 칩이 실장되는 칩 실장 영역을 갖는다. 상기 제1 배선들은 상기 칩 실장 영역으로부터 제1 방향을 따라 연장 형성되며, 상기 제1 방향에 대하여 경사진 제2 방향을 따라 연장되어 상기 반도체 칩과 전기적으로 연결되는 제1 접합 단부를 갖는다. 상기 제2 배선들은 상기 칩 실장 영역으로부터 상기 제1 방향을 따라 연장 형성되며, 상기 제1 접합 단부가 연장되는 제2 방향과 반대 방향으로 연장되어 상기 반도체 칩과 전기적으로 연결되는 제2 접합 단부를 갖는다. 이리하여, 상기 배선기판은 상기 제1 및 제2 배선들이 상기 칩 실장 영역의 일변의 길이 방향을 따라 더욱 조밀하게 형성되더라도 상기 배선들 간의 단선을 방지하고 상기 반도체 칩의 범프와의 접합을 위한 충분한 정렬 마진을 제공할 수 있게 된다.
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