-
公开(公告)号：KR100874922B1
公开(公告)日：2008-12-19
申请号：KR1020070027224
申请日：2007-03-20
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L23/544 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: Provided are an overlay mark of a semiconductor device and a semiconductor device including the overlay mark. The overlay mark includes: reference marks formed in rectangular shapes comprising sides in which fine patterns are formed; and comparison marks formed as rectangular shapes which are smaller than the rectangular shapes of the reference marks and formed of fine patterns, wherein the number of comparison marks is equal to the number of reference marks, wherein the reference marks and the comparison marks are formed on different thin films formed on a semiconductor substrate to be used to inspect alignment states of the different thin films, and the overlay mark reflects an effect of aberration of patterns of memory cells through the fine patterns during a calculation of MR (mis-registration).
Abstract translation: 提供了半导体器件的重叠标记和包括该重叠标记的半导体器件。 覆盖标记包括：以矩形形状形成的参考标记，所述矩形包括其中形成精细图案的侧面; 以及形成为小于参考标记的矩形形状并由精细图案形成的矩形形状的比较标记，其中比较标记的数量等于参考标记的数量，其中参考标记和比较标记形成于 在用于检查不同薄膜的对准状态的半导体衬底上形成不同的薄膜，并且该重叠标记在计算MR（不对准）期间通过精细图案反映存储器单元的图案的像差的影响。
-
公开(公告)号：KR1020060071013A
公开(公告)日：2006-06-26
申请号：KR1020040109903
申请日：2004-12-21
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/66
CPC classification number: H01L23/544 , G03F7/70633 , G03F9/7076 , H01L2223/54453 , H01L2924/0002 , G03F9/7084 , H01L22/30 , H01L2924/00
Abstract: 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법이 제공된다. 상기 반도체소자는 반도체기판 상에 스크라이브 라인 영역을 구비한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층이 배치된다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들이 배치된다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들이 배치된다. 이 방법은 반도체기판 상에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층을 형성한다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들을 형성한다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들을 형성한다.
중첩도 측정마크, 어미자, 아들자, 라인 공간 패턴, 보호막 링-
公开(公告)号：KR1020080085543A
公开(公告)日：2008-09-24
申请号：KR1020070027224
申请日：2007-03-20
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L23/544 , H01L22/34 , H01L2924/0002 , G03F7/70633 , H01L2223/54453 , H01L2924/00
Abstract: An overlay mark of a semiconductor device and a semiconductor device comprising the same overlay mark are provided which have three or more layers can be aligned with providing efficient space utilization, mis-registration(MR) can be measured with accuracy based on the influence of the aberrations. An overlay mark(100) comprises at least one reference mark(110,120, 130,140) in rectangular shape, in which fine pattern is formed on each side of the rectangle; and a comparative mark(115,125,135,145), provided in the same number as the reference mark and in a rectangular shape smaller than the reference mark, in which fine patterns are formed on all sides, wherein the reference mark and the comparative mark are formed on different thin layers on a semiconductor substrate to allow inspection of the alignment between respective thin layers on the semiconductor substrate, and influence due to aberrations of the patterns within a memory cell can be taken into account during mis-registration(MR) computation based on the fine patterns formed on the reference and comparative marks.
Abstract translation: 提供半导体器件的覆盖标记和包括相同覆盖标记的半导体器件，其具有三层或更多层可以与提供有效的空间利用相对准，可以基于以下因素的影响来精确地测量误配准（MR） 像差。 覆盖标记（100）包括矩形形状的至少一个参考标记（110,120,130,140），其中在矩形的每一侧上形成精细图案; 和比较标记（115,125,135,145），其与参考标记相同的数字，并且小于参考标记的矩形，其中在所有侧面上形成精细图案，其中参考标记和比较标记形成在不同的 在半导体衬底上的薄层可以考虑半导体衬底上的各个薄层之间的对准以及由于存储单元内的图案的像差引起的影响，可以基于精细的错误对准（MR）计算来考虑 图案形成在参考和比较标记上。
-
公开(公告)号：KR1020060031995A
公开(公告)日：2006-04-14
申请号：KR1020040080996
申请日：2004-10-11
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/0274 , H01L21/0279 , G03F9/7088 , G03F7/70633
Abstract: 반도체 제조공정의 얼라인먼트 측정방법을 제공한다. 이 방법은 기판 상에 제 1 얼라인먼트 키를 형성하는 단계와, 상기 제 1 얼라인먼트 키를 덮는 물질막을 형성하는 단계와, 상기 물질막 상에 불투명막을 형성하는 단계와 상기 불투명막에 이온주입공정을 실시하여 불투명막의 흡광계수를 낮추는 단계를 포함한다. 상기 불투명막 상에 포토레지스트막을 형성하고, 상기 흡광계수가 낮아진 불투명막을 투과하는 빛을 조사하여 상기 제 1 얼라인먼트 키의 위치를 측정한다.
-
公开(公告)号：KR1020080048824A
公开(公告)日：2008-06-03
申请号：KR1020060119268
申请日：2006-11-29
Applicant: 삼성전자주식회사
IPC: H01L23/544 , H01L21/027
CPC classification number: G03F9/708 , H01L23/544 , H01L2223/54426 , H01L2223/5446
Abstract: A semiconductor device and a manufacturing method thereof are provided to identify easily an alignment pattern including an upper surface having a stepped part by using the alignment pattern as an alignment mark of a photoresist pattern. A field isolation pattern(102) is formed on a substrate(100). An alignment pattern forming region is defined by the field isolation pattern and includes a stepped part. An alignment pattern(124) is partially arranged on the stepped part. The stepped part includes a first surface having a first height, a second surface having a second height lower than the first height, and a third surface arranged between the first surface and the second surface. The alignment pattern is formed on the first surface, the second surface, and the third surface. An upper surface of the alignment pattern is composed of a stepped part.
Abstract translation: 提供半导体器件及其制造方法，通过使用对准图案作为光刻胶图案的对准标记，容易地识别包括具有阶梯部分的上表面的对准图案。 在衬底（100）上形成场隔离图案（102）。 对准图案形成区域由场隔离图案限定，并且包括阶梯部。 对准图案（124）部分地布置在阶梯部分上。 台阶部分包括具有第一高度的第一表面，具有低于第一高度的第二高度的第二表面，以及布置在第一表面和第二表面之间的第三表面。 对准图案形成在第一表面，第二表面和第三表面上。 对准图案的上表面由台阶部分构成。
-
Patent Agency Ranking
公开(公告)号：KR100663347B1
公开(公告)日：2007-01-02
申请号：KR1020040109903
申请日：2004-12-21
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/66
CPC classification number: H01L23/544 , G03F7/70633 , G03F9/7076 , H01L2223/54453 , H01L2924/0002 , H01L2924/00
Abstract: 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법이 제공된다. 상기 반도체소자는 반도체기판 상에 스크라이브 라인 영역을 구비한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층이 배치된다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들이 배치된다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들이 배치된다. 이 방법은 반도체기판 상에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층을 형성한다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들을 형성한다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들을 형성한다.
중첩도 측정마크, 어미자, 아들자, 라인 공간 패턴, 보호막 링-
-
-
公开(公告)号：KR1020080035869A
公开(公告)日：2008-04-24
申请号：KR1020060102475
申请日：2006-10-20
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G03F9/7088 , G03F9/7073 , H01L23/544 , H01L2223/54426
Abstract: A method of detecting an alignment key of a semiconductor device and a method of forming a photoresist pattern using the same are provided to prevent irradiated light from being absorbed by films enabling detection of the alignment key, by calculating thickness of films to be formed and minimizing reduction in intensity of light reflected from the alignment key, and to facilitate alignment of a photomask. A method of detecting an alignment key of a semiconductor device comprises the steps of: forming an alignment key on a substrate(S200); calculating thickness of one or more films covering the substrate and alignment key, wherein the thickness increases the intensity of the reflected light according to optical properties of the films, and are set to reduce change in intensity of the reflected light with respect to the change in thickness of the films(S210); forming the films having the calculated thickness on the alignment key, and planarizing each film(S220,S230); irradiating light to the films, and measuring the light reflected from the alignment key(S270); and detecting a location of the alignment key using the measured reflected light(S280).
Abstract translation: 提供一种检测半导体器件的对准键的方法和使用其形成光致抗蚀剂图案的方法，以通过计算要形成的膜的厚度和最小化来防止被照射的光被能够检测对准键的膜吸收 从对准键反射的光的强度降低，并且便于光掩模的对准。 一种检测半导体器件的对准键的方法包括以下步骤：在衬底上形成对准键（S200）; 计算覆盖基板和对准键的一个或多个薄膜的厚度，其中根据薄膜的光学性质，厚度增加反射光的强度，并且被设置为减小反射光的强度相对于变化的变化 薄膜的厚度（S210）; 在对准键上形成具有计算出的厚度的膜，并平坦化每个膜（S220，S230）; 照射光，并测量从对准键反射的光（S270）; 以及使用测量的反射光检测对准键的位置（S280）。
-
公开(公告)号：KR100759418B1
公开(公告)日：2007-09-20
申请号：KR1020040080996
申请日：2004-10-11
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/0274 , H01L21/0279
Abstract: 반도체 제조공정의 얼라인먼트 측정방법을 제공한다. 이 방법은 기판 상에 제 1 얼라인먼트 키를 형성하는 단계와, 상기 제 1 얼라인먼트 키를 덮는 물질막을 형성하는 단계와, 상기 물질막 상에 불투명막을 형성하는 단계와 상기 불투명막에 이온주입공정을 실시하여 불투명막의 흡광계수를 낮추는 단계를 포함한다. 상기 불투명막 상에 포토레지스트막을 형성하고, 상기 흡광계수가 낮아진 불투명막을 투과하는 빛을 조사하여 상기 제 1 얼라인먼트 키의 위치를 측정한다.
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.019 seconds)
