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    적층형 반도체 소자의 제조 방법
    2.
    发明公开
    적층형 반도체 소자의 제조 방법 无效
    堆叠半导体器件的制造方法

    公开(公告)号：KR1020090052481A

    公开(公告)日：2009-05-26

    申请号：KR1020070119000

    申请日：2007-11-21

    Applicant: 삼성전자주식회사

    Inventor： 장현석 ,  정병홍 ,  남정림 ,  박현 ,  신상욱 ,  강필규

    IPC: H01L23/12

    CPC classification number: H01L21/265 ,  H01L21/7806 ,  H01L23/544 ,  H01L25/074

    Abstract: 단위 반도체 소자들의 미스 얼라인(mis-align)을 억제하기 위한 적층형 반도체 소자의 제조 방법에 있어서, 제1 기판 상에 제1 단위 셀을 형성한다. 상기 제1 기판 및 제1 단위 셀 상에 돌출부는 갖는 절연막을 형성한다. 수소 이온 주입 공정을 통해 베어 기판을 제1 부분 및 제2 부분으로 한정한다. 상기 절연막 및 상기 베어 기판의 제1 부분을 접합한다. 상기 베어 기판의 제2 부분을 분리하여 제2 기판을 형성한다. 상기 베어 기판의 제2 부분을 분리하는 동안 상기 절연막의 돌출부가 함께 분리되어 상기 제1 기판을 부분적으로 노출시키는 개구를 형성한다. 이로써, 보다 간단한 공정을 통해 제1 기판 상에 형성된 얼라인 키를 노출시킬 수 있다.

    반도체 장치 및 그 형성 방법
    4.
    发明公开
    반도체 장치 및 그 형성 방법 失效
    半导体器件及其形成方法

    公开(公告)号：KR1020080070995A

    公开(公告)日：2008-08-01

    申请号：KR1020070009008

    申请日：2007-01-29

    Applicant: 삼성전자주식회사

    Inventor： 이종명 ,  최길현 ,  홍종원 ,  박현 ,  최경인 ,  이현배

    IPC: H01L21/3205

    CPC classification number: H01L21/76849 ,  H01L21/7684 ,  H01L21/76867 ,  H01L21/76897 ,  H01L23/5226 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: A semiconductor device and a forming method thereof are provided to weaken a dielectric breakdown effect dependent on a time in a state of mis-alignment of a via contact. A first interlayer dielectric(110) having a trench is formed on a semiconductor substrate(100). A mask pattern is formed on the first interlayer dielectric. The trench is filled with a first conductive pattern(118). A second interlayer dielectric(112a) includes an opening for exposing the first conductive pattern formed on the mask pattern. The opening is filled with a second conductive pattern(126f). The second conductive pattern is connected to the first conductive pattern. The mask pattern has etch selectivity to the second interlayer dielectric. The trench penetrates the mask pattern.

    Abstract translation: 提供半导体器件及其形成方法，以根据通孔接触不对准状态下的时间来削弱绝缘击穿效应。 在半导体衬底（100）上形成具有沟槽的第一层间电介质（110）。 在第一层间电介质上形成掩模图案。 沟槽填充有第一导电图案（118）。 第二层间电介质（112a）包括用于暴露形成在掩模图案上的第一导电图案的开口。 开口填充有第二导电图案（126f）。 第二导电图案连接到第一导电图案。 掩模图案对第二层间电介质具有蚀刻选择性。 沟槽穿透掩模图案。

    반도체 장치의 퓨즈 및 패드 형성 방법
    5.
    发明公开
    반도체 장치의 퓨즈 및 패드 형성 방법 无效
    在半导体器件中形成保险丝和PAD的方法

    公开(公告)号：KR1020080038717A

    公开(公告)日：2008-05-07

    申请号：KR1020060105990

    申请日：2006-10-31

    Applicant: 삼성전자주식회사

    Inventor： 홍종원 ,  최길현 ,  이종명 ,  박현 ,  최경인 ,  이현배

    IPC: H01L21/82

    CPC classification number: H01L23/5258

    Abstract: A method for forming a fuse and a pad in a semiconductor device is provided to simplify a manufacturing process by forming simultaneously openings at a fuse region and a pad region. A substrate(100) including a fuse region and a pad region is prepared. An interlayer dielectric(102) having an opening is formed on the fuse region and the pad region. A first conductive layer pattern(106) is used as a fuse by filling a conductive material into the opening. A second conductive layer pattern(108) is connected to a pad pattern. A protective layer(110) for protecting the first and second conductive layer patterns is formed on the interlayer dielectric. A first and second openings for exposing upper surfaces of the first and second conductive layer patterns are formed by etching a part of the protective layer. A capping layer pattern(114) is formed selectively on the upper surfaces of the first and second conductive layer patterns. A pad pattern(118) is formed on an upper surface of the protective layer adjacent to the second opening, a sidewall of the second opening, and a surface of the capping layer pattern positioned on the second conductive layer pattern.

    Abstract translation: 提供了一种用于在半导体器件中形成熔丝和焊盘的方法，以通过在熔丝区域和焊盘区域同时形成开口来简化制造工艺。 准备包括熔丝区域和焊盘区域的衬底（100）。 在熔丝区域和焊盘区域上形成具有开口的层间电介质（102）。 通过将导电材料填充到开口中，第一导电层图案（106）用作熔丝。 第二导电层图案（108）连接到焊盘图案。 用于保护第一和第二导电层图案的保护层（110）形成在层间电介质上。 通过蚀刻保护层的一部分来形成用于暴露第一和第二导电层图案的上表面的第一和第二开口。 选择性地在第一和第二导电层图案的上表面上形成覆盖层图案（114）。 在与第二开口相邻的保护层的上表面，第二开口的侧壁和位于第二导电层图案上的覆盖层图案的表面上形成焊盘图案（118）。

    액정표시장치
    6.
    发明公开
    액정표시장치 无效
    液晶显示装置

    公开(公告)号：KR1020080008618A

    公开(公告)日：2008-01-24

    申请号：KR1020060068085

    申请日：2006-07-20

    Applicant: 삼성전자주식회사

    Inventor： 박인호 ,  홍권삼 ,  유영훈 ,  이용우 ,  양승석 ,  박현 ,  신재용

    IPC: G02F1/1343

    CPC classification number: G02F1/134309 ,  G02F1/133707 ,  G02F1/136213

    Abstract: An LCD(Liquid Crystal Display) is provided to minimize the change of an electric field according to a layer step on a substrate, thereby displaying the high quality image. First and second substrates(100,200) are located oppositely with each other. A liquid crystal is arrayed between the first and second substrates. A storage electrode(120) is formed on the first substrate. A pixel electrode(180) is formed on the storage electrode. A common electrode(240) is formed on the second substrate and has a domain division member for dividing the pixel electrode forming area into plural domains. A transparent insulating layer pattern is formed between the storage electrode and the pixel electrode and has an opening(175) for covering the overlapped portion of the storage electrode and partially exposing the storage electrode. The domain division member is a partially incised pattern of the common electrode or a protrusion formed on the common electrode.

    Abstract translation: 提供LCD（液晶显示器）以根据基板上的层级来最小化电场的变化，从而显示高质量图像。 第一和第二基板（100,200）彼此相对定位。 将液晶排列在第一和第二基板之间。 存储电极（120）形成在第一基板上。 像素电极（180）形成在存储电极上。 公共电极（240）形成在第二基板上，并具有用于将像素电极形成区域分割成多个畴的畴分割构件。 在存储电极和像素电极之间形成透明绝缘层图案，并且具有用于覆盖存储电极的重叠部分并部分地暴露存储电极的开口（175）。 分区部件是公共电极的部分切割图案或形成在公共电极上的突起。

    반도체 소자의 도전성 배선 및 이의 형성방법과 이를구비하는 플래시 메모리 장치 및 이의 제조 방법
    7.
    发明授权
    반도체 소자의 도전성 배선 및 이의 형성방법과 이를구비하는 플래시 메모리 장치 및 이의 제조 방법 失效
    用于半导体器件的导电布线及其形成方法以及具有导电布线的闪存器件及其制造方法

    公开(公告)号：KR100795363B1

    公开(公告)日：2008-01-17

    申请号：KR1020060116870

    申请日：2006-11-24

    Applicant: 삼성전자주식회사

    Inventor： 홍종원 ,  최길현 ,  이종명 ,  박현 ,  최경인 ,  이현배

    IPC: H01L21/28 ,  H01L27/115

    CPC classification number: H01L27/115 ,  H01J2237/0812 ,  H01L27/11521 ,  H01L27/11524 ,  H01L21/26513 ,  H01L21/76897

    Abstract: A conductive line for a semiconductor device, a forming method thereof, a flash memory device having the same and a fabricating method thereof are provided to reduce a parasitic capacitance due to an etch barrier layer by forming the etch barrier layer to have a thin thickness. Plural bottom conductive structures which are defined by an insulation layer is positioned on a substrate(10). A first interlayer dielectric pattern(11a) is positioned on the insulation layer through which a contact plug(14a) penetrating the insulation layer comes in contact with the substrate. An etch barrier layer(12) is formed on the contact plug and the first interlayer dielectric. A second interlayer dielectric pattern(13a) is positioned on the etch barrier layer through which plural conductive lines(15a) electrically connected to the contact plug passes.

    Abstract translation: 提供半导体器件的导线，其形成方法，具有该导电线的闪存器件及其制造方法，以通过将蚀刻阻挡层形成为具有薄的厚度来减小由蚀刻阻挡层引起的寄生电容。 由绝缘层限定的多个底部导电结构位于衬底（10）上。 第一层间电介质图案（11a）位于绝缘层上，穿过绝缘层的接触插塞（14a）通过该绝缘层与基板接触。 在接触插塞和第一层间电介质上形成刻蚀阻挡层（12）。 第二层间电介质图案（13a）位于蚀刻阻挡层上，与接触插塞电连接的多个导线（15a）穿过该阻挡层。

    비휘발성 기억 소자의 형성 방법
    8.
    发明授权
    비휘발성 기억 소자의 형성 방법 失效
    形成非易失性存储元件的方法

    公开(公告)号：KR100603930B1

    公开(公告)日：2006-07-24

    申请号：KR1020040093651

    申请日：2004-11-16

    Applicant: 삼성전자주식회사

    Inventor： 김홍석 ,  박현 ,  김문준 ,  김창섭

    IPC: H01L27/115

    CPC classification number: H01L27/11521 ,  H01L27/115

    Abstract: 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법에 따르면, 기판에 활성영역을 한정하는 소자분리막을 형성한다. 이때, 소자분리막의 상부면을 기판의 표면 보다 높게 형성하여, 기판 표면 보다 높은 소자분리막의 상부(upper portion)로 둘러싸인 갭 영역을 형성한다. 활성영역 상에 터널 절연막을 형성하고, 기판 전면 상에 플로팅 게이트막을 형성한다. 기판에 수소 어닐링을 수행하여 플로팅 게이트막을 리플로우시켜 갭 영역을 채운다. 리플로우된 플로팅 게이트막을 소자분리막이 노출될때까지 평탄화시키어 플로팅 게이트 패턴을 형성한다.

    Abstract translation: 提供了一种形成非易失性存储元件的方法。 根据该方法，用于限定有源区的元件隔离膜形成在衬底上。 此时，器件隔离膜的上表面形成为比基板的表面高，并且由器件隔离膜的上部围绕的区域高于基板表面。 在有源区上形成隧道绝缘膜，并且在基板的整个表面上形成浮置栅极膜。 在衬底上执行氢退火以回流浮置栅极膜以填充间隙区域。 回流的浮栅膜被平坦化直到元件隔离膜被暴露以形成浮栅图案。

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