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    반도체 소자의 형성방법
    1.
    发明公开
    반도체 소자의 형성방법 有权
    形成半导体器件的方法

    公开(公告)号：KR1020120061571A

    公开(公告)日：2012-06-13

    申请号：KR1020100122918

    申请日：2010-12-03

    Applicant: 삼성전자주식회사

    Inventor： 김기은 ,  정용국 ,  유현관

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L21/28123 ,  H01L29/517 ,  H01L29/6656 ,  H01L21/31

    Abstract: PURPOSE: A formation method of a semiconductor device is provided to improve operation properties of a semiconductor device by improving a narrow width effect using an oxygen reduction treatment. CONSTITUTION: A substrate comprises a device separation film(110) which defies an active region. A gate pattern(140) and a high dielectric film(130) crossing the active region are successively formed. A de-oxygenation treatment is performed on the front side of the substrate. Oxygen inside the edge of the active region covered by the gate pattern is eliminated. An etch stop film is formed by covering the active region and the gate pattern.

    Abstract translation: 目的：提供半导体器件的形成方法，以通过使用氧还原处理改善窄宽度效应来改善半导体器件的操作性能。 构成：衬底包括一个抵抗有源区的器件分离膜（110）。 依次形成与有源区交叉的栅极图案（140）和高介电膜（130）。 在基板的正面进行脱氧处理。 消除了由栅极图案覆盖的有源区域的边缘内的氧。 通过覆盖有源区和栅极图案形成蚀刻停止膜。

    반도체 장치의 제조 방법
    2.
    发明公开
    반도체 장치의 제조 방법 审中-实审
    半导体器件的制造方法

    公开(公告)号：KR1020170001274A

    公开(公告)日：2017-01-04

    申请号：KR1020150091019

    申请日：2015-06-26

    Applicant: 삼성전자주식회사

    Inventor： 유현관 ,  신동석 ,  신운기 ,  박철우 ,  하룡 ,  임한진

    IPC: H01L29/78 ,  H01L29/66

    CPC classification number: H01L29/66795 ,  H01L21/02068 ,  H01L21/32134 ,  H01L29/66545 ,  H01L29/7848

    Abstract: 반도체장치의제조방법이제공된다. 반도체장치의제조방법은, 기판상에돌출되어제1 방향으로연장된액티브핀을형성하고, 상기기판상에, 상기액티브핀의일부를감싸는필드절연막을형성하고, 상기필드절연막및 상기액티브핀 상에, 상기제1 방향과다른제2 방향으로연장되는더미게이트전극을형성하고, 상기더미게이트전극의측벽에스페이서를형성하고, 상기더미게이트전극을제거하는것을포함하고, 상기더미게이트전극을제거하는것은식각액을이용하여상기더미게이트전극을제1 두께만큼제1 식각하고, 상기제1 식각후, 린스용액을이용하여, 상기더미게이트전극을린스하고, 상기린스후, 상기식각액을이용하여상기더미게이트전극을제2 두께만큼제2 식각하는것을포함한다.

    Abstract translation: 一种制造半导体器件的方法包括：形成沿衬底表面沿第一方向纵向延伸的有效鳍，在衬底上形成场绝缘层，所述场绝缘层覆盖有源散热片的一部分，形成虚拟栅极 所述虚拟栅极电极沿与第一方向不同的第二方向延伸，在所述虚拟栅电极的侧面形成间隔物，并通过湿式蚀刻工艺除去所述伪栅电极， 包括在伪栅极电极的蚀刻离开期间间歇地冲洗虚拟栅电极。

    반도체 집적 회로 장치의 제조 방법
    3.
    发明公开
    반도체 집적 회로 장치의 제조 방법 无效
    制造半导体集成电路器件的方法

    公开(公告)号：KR1020110135771A

    公开(公告)日：2011-12-19

    申请号：KR1020100055691

    申请日：2010-06-11

    Applicant: 삼성전자주식회사

    Inventor： 정용국 ,  신동석 ,  김종훈 ,  유현관 ,  김기은

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/7833 ,  H01L21/823412 ,  H01L21/823425 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/7843 ,  H01L21/32051

    Abstract: PURPOSE: A method for manufacturing a semiconductor integrated circuit device is provided to prevent the shape deformation of a silicide layer by forming a stress buffer layer and a stress layer. CONSTITUTION: A gate pattern and a spacer are formed on a semiconductor substrate. The gate pattern comprises a gate insulating layer and a gate electrode. The spacer is arranged in the side wall of the gate pattern. A silicide layer(162) is formed on the semiconductor substrate which is revealed by the gate pattern and the spacer in a silicide process. A stress buffer layer(170) is formed on a product in which the silicide layer is formed. A stress layer(180) is formed on the stress buffer layer. The stress layer is a tension stress layer and the stress buffer layer is a compression stress layer.

    Abstract translation: 目的：提供一种制造半导体集成电路器件的方法，以通过形成应力缓冲层和应力层来防止硅化物层的形状变形。 构成：在半导体衬底上形成栅极图案和间隔物。 栅极图案包括栅极绝缘层和栅电极。 间隔件布置在栅极图案的侧壁中。 在半导体衬底上形成硅化物层（162），其通过栅极图案和间隔物在硅化处理中显露。 在其上形成硅化物层的产品上形成应力缓冲层（170）。 应力层（180）形成在应力缓冲层上。 应力层是张力应力层，应力缓冲层是压应力层。

    개선된 피모오스 성능을 갖는 반도체 장치 및 그 제조 방법
    5.
    发明公开
    개선된 피모오스 성능을 갖는 반도체 장치 및 그 제조 방법 审中-实审
    具有改进的PMOS性能的半导体器件及其制造方法

    公开(公告)号：KR1020120106365A

    公开(公告)日：2012-09-26

    申请号：KR1020110024428

    申请日：2011-03-18

    Applicant: 삼성전자주식회사

    Inventor： 정용국 ,  유현관 ,  김기은

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L27/0922 ,  H01L21/3003 ,  H01L21/823807 ,  H01L21/823828 ,  H01L29/1054 ,  H01L29/66651 ,  H01L29/7843 ,  H01L21/8238

    Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce deformities within a PMOS channel by forming a PMOS(P-channel Metal Oxide Semiconductor) channel using silicon-germanium. CONSTITUTION: A substrate including a silicon channel layer and a silicon-germanium channel layer is formed. The silicon channel layer and the silicon-germanium channel layer are formed in order to have a channel direction. Gate structures(GS) are respectively arranged on the silicon channel layer and the silicon-germanium channel layer. A first protective film(160) covering the outcome in which the gate structures are formed is formed. Hydrogen or one among isotopes is inserted in the silicon-germanium channel layer.

    Abstract translation: 目的：提供半导体器件及其制造方法，以通过使用硅 - 锗形成PMOS（P沟道金属氧化物半导体）沟道来减少PMOS沟道内的畸变。 构成：形成包括硅沟道层和硅 - 锗沟道层的衬底。 形成硅沟道层和硅 - 锗沟道层以便具有沟道方向。 栅极结构（GS）分别布置在硅沟道层和硅 - 锗沟道层上。 形成覆盖其中形成栅极结构的结果的第一保护膜（160）。 将氢或同位素中的一种插入硅 - 锗通道层中。

    반도체 소자의 제조 방법
    8.
    发明公开
    반도체 소자의 제조 방법 无效
    制造半导体器件的方法

    公开(公告)号：KR1020120136672A

    公开(公告)日：2012-12-20

    申请号：KR1020110055742

    申请日：2011-06-09

    Applicant: 삼성전자주식회사

    Inventor： 유현관 ,  신동석 ,  박판귀 ,  김기은

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L21/823807 ,  H01L21/28518 ,  H01L21/76829 ,  H01L21/76832 ,  H01L29/665 ,  H01L29/7843 ,  H01L29/7842

    Abstract: PURPOSE: A manufacturing method of a semiconductor device is provided to prevent damage to a lower membrane by forming a stress film for applying stress to a channel area in several times. CONSTITUTION: A substrate(100) includes a source and drain area(105) located on both sides of a gate structure(110). The gate structure includes a gate insulating layer(112), a gate electrode(115), a gate silicide layer(116), and a spacer(118). A second stress film(140) covers the upper part of the gate structure and a metal silicide area(107). A contact plug(170) is formed on the source and drain area. The contact plug is connected to the metal silicide area through an inter-layer insulating layer(160).

    Abstract translation: 目的：提供半导体器件的制造方法，以通过形成用于向通道区域施加应力的应力膜多次来防止对下膜的损伤。 构成：衬底（100）包括位于栅极结构（110）两侧的源区和漏区（105）。 栅极结构包括栅极绝缘层（112），栅电极（115），栅极硅化物层（116）和间隔物（118）。 第二应力膜（140）覆盖栅极结构的上部和金属硅化物区（107）。 在源极和漏极区域上形成接触塞（170）。 接触插塞通过层间绝缘层（160）连接到金属硅化物区域。

    반도체 장치 및 그 제조 방법
    9.
    发明授权
    반도체 장치 및 그 제조 방법 有权

    公开(公告)号：KR102257419B1

    公开(公告)日：2021-05-31

    申请号：KR1020170070815

    申请日：2017-06-07

    Applicant: 삼성전자주식회사

    Inventor： 유현관 ,  강원형 ,  김효진 ,  민숭부

    IPC: H01L29/78 ,  H01L29/66 ,  H01L21/28 ,  H01L29/49

    Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는, 기판상에, 제1 방향을따라각각연장되는제1 핀형패턴및 제2 핀형패턴, 제1 핀형패턴및 제2 핀형패턴상에, 서로이격되어제1 방향과교차하는제2 방향으로연장되는제1 게이트구조체및 제2 게이트구조체, 및제1 게이트구조체및 제2 게이트구조체사이에, 제1 핀형패턴및 제2 핀형패턴을연결하는공유에피택셜패턴을포함하고, 공유에피택셜패턴의상면은, 제1 게이트구조체와제2 게이트구조체를연결하는제1 공유경사면및 제2 공유경사면과, 제1 게이트구조체와접촉하고, 제1 공유경사면및 제2 공유경사면을연결하는제3 공유경사면과, 제2 게이트구조체와접촉하고, 제1 공유경사면및 제2 공유경사면을연결하는제4 공유경사면을포함한다.

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